本实用新型专利技术的一些方面提供一种用于时间测量的电荷流电路、一种用于时间测量的电荷留置电路以及一种形成于半导体衬底内部和顶部上的集成电路芯片。该用于时间测量的电荷流电路包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本公开内容主要地涉及电子电路，并且更具体地涉及形成一种实现可控地保持用于时间测量的电荷的电路。
技术介绍
在许多应用中，希望具有代表在两个事件之间流逝的时间的信息(假设它是准确 或者近似测量)。一个应用例子涉及尤其对媒体的访问权的时间管理。获得代表流逝时间的这一信息常规地需要例如借助电池供电的电子电路的时间测量以免在电路关断时失去信息的跟踪。将希望具有即使未向电子测量电路供电却仍然操作的时间测量。例如在专利申请W02008012459中已经提供一种电子设备，在该电子设备中，通过测量电容存储元件的向它的电介质空间中泄漏的电荷来确定在两个事件之间流逝的时间，该电容存储元件具有与电容性电荷流元件的电极连接的电极。在向设备供电时对存储元件充电，并且当再次向设备供电时测量它在电源中断之后的残留电荷。这一残留电荷视为代表在两个设备供电时间之间流逝的时间。电荷流元件在它的电介质空间中包括更小厚度的区域，该区域能够通过隧道效应让电荷泄漏。存储元件放电速度与流元件泄漏区域的尺度有关。具体而言，存储元件放电速度随着泄漏区域的厚度减少和/或随着泄漏区域的(俯视)表面增加而增加。—个弊端在于泄漏区域的尺寸设定在实践中显著地依赖于考虑的技术制造工艺。实际上，电荷留置电路一般集成于包括诸如存储器、逻辑块等其它部件的芯片上。为了避免增加芯片制造成本，尝试形成电荷留置电路而相对于其它部件的制造步骤而言无附加制造步骤。在一些近来的技术工艺中，即使流元件的泄漏区域的表面积减少至最小值，可用来形成泄漏区域的电介质层仍然太薄而无法使存储元件缓慢放电。因而时间测量在缺乏电源时仅可能持续很短时间从而不足以适应多数应用。
技术实现思路
因此，一个实施例提供用于时间测量的电荷流元件，从而克服已知电荷流元件的弊端中的所有或者部分弊端。另一实施例提供一种无论考虑的技术制造工艺如何都可以形成的泄漏速度低的电荷流元件。另一实施例提供一种可控用于时间测量的电荷留置电路。因此，一个实施例提供一种用于时间测量的电荷流电路，该电路包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。根据一个实施例，每个基本电容性元件包括第一电极、电介质层和第二电极的堆叠，所述电介质层包括能够通过隧道效应让电荷流动的更小厚度的至少一个区域。根据一个实施例，第一电极形成于集成电路芯片的相同第一传导或者半导体级中，并且第二电极形成于芯片的相同第二传导级中。根据一个实施例，电介质层包括氧化物-氮化物-氧化物堆叠，更小厚度的区域由硅氧化物制成。根据一个实施例，第一和第二电极由多晶硅制成。根据一个实施例，第一电极是半导体衬底的区域，并且第二电极由多晶硅制成。根据一个实施例，每个基本电容性元件具有范围在1*10_15与5*10_15法拉之间的电容。另一实施例提供一种用于时间测量的电荷留置电路，该电路包括连接到上文提到的类型的电荷流电路的电容电荷存储元件。 根据一个实施例，电容存储元件具有范围在10*10_12与100*10_12法拉之间的电容。根据一个实施例，电荷留置电路还包括连接到存储元件和流电路共有的浮动节点的电容性初始化元件。根据一个实施例，电容性初始化元件具有范围在10*1(Γ15与100*1(Γ15法拉之间的电容。根据一个实施例，电荷留置电路还包括用于测量存储元件的残留电荷的器件，该器件包括连接到电荷流电路的两个相继电容性元件共有的每个节点的比较器，该比较器能够比较该节点的电压与阈值。另一实施例提供一种形成于半导体衬底内部和上面的集成电路芯片，该集成电路芯片包括非易失性存储器单元；包括MOS晶体管的逻辑块；以及上述类型的用于时间测量的电荷留置电路。将在结合附图对具体实施例的下文非限制描述中具体讨论前述和其它特征及优点。附图说明图I是能够可控地保持用于时间测量的电荷的电路的一个例子的电路图；图2Α至2D是示出了方法的步骤的截面图，该方法用于制造用于时间测量的电荷流元件的一个例子；图3是可控地保持用于时间测量的电荷的电路的一个实施例的电路图；图4是示出了用于时间测量的电荷流元件的一个实施例的横截面图；图5是示出了图4的电荷流元件的一个替代实施例的俯视图；并且图6是示出了用于时间测量的电荷流元件的另一实施例的横截面图。具体实施方式为了清楚，已经在附图中用相同标号表示相同元件，并且另外如在集成电路的表示中常见的那样，各种附图未按比例。另外仅已经示出并且将描述对于理解本技术有用的那些元件。具体而言，上文详述描述的电路生成的时间测量的目的地，描述的实施例与这样的时间测量的常见应用兼容。图I是能够可控地保持用于时间测量的电荷的电路10的一个例子的电路图。电路10包括第一电容性元件Cl，具有连接到浮动节点F的第一电极11并且具有连接到电压施加端子13的第二电极12 ;以及第二电容性元件C2，具有连接到节点F的第一电极14和连接到电压施加端子16的第二电极15。电路10还包括第三电容性元件C3，具有连接到节点F的第一电极17并且具有连接到电压施加端子19的第二电极18，而且让它的电介质空间按照它的电容率和/或按照它的厚度设计成沿着时间具有不可忽略的泄漏。电容性元件Cl具有比元件C3的电荷留置电容更大的电荷留置电容，并且电容性元件C2具有比元件C3的电荷留置电容更大、但是比元件Cl的电荷留置电容更小的电荷留置电容。电容性元件Cl (存储元件)的功能是存储电荷。电容性元件C3 (流元件)的功能是相对于存储元件Cl的电极11到接地的直接连接，相对缓慢地对存储元件Cl放电。电容性元件C2的功能是允许向存储元件Cl中注入电荷而又避免通过在节点F与端子13之间 施加电源电压对存储元件Cl的直接充电所致的针对流元件C3的所得应力。在电荷留置阶段的初始化步骤中，端子13和19处于参考电压(例如接地)，并且向端子16施加高电源电压(相对于接地为正)，这引起电容性元件Cl的充电。作为变化，为了对元件Cl充电，端子19可以接地，并且端子16和13可以相对于接地分别设置成正和负电压。当不再在端子16与13之间施加电源电压时，例如当不再向电路供电时，存储元件Cl经过流元件C3以受控方式(相对缓慢)放电。应当注意也可以在仍向电路供电之时提供受控放电阶段。在放电阶段中，端子13、16和19可以左浮动或者设置成相同参考电压(例如接地)。在读取步骤中，在放电阶段之后，测量存储元件Cl的残留电荷(为了测量，必须向设备供电)。元件Cl的残留电荷被视为代表在初始化步骤结束与读取步骤之间流逝的时间。可以提供重置步骤以经过电容性元件C2对存储元件Cl完全放电。为了实现这一点，端子19和16可以接地，并且端子13可以设置成高电源电压(例如Valim)。作为变化，端子19可以接地，并且端子13和16可以相对于接地分别设置成正和负电压。也可以例如出于测量电路测试目的而提供存储元件Cl (经过流元件C3)放电的加速受控阶段。为了实现这一点，端子19可以接地，并且端子13和16可以相对于接地偏置成相同正电压(例如范围在接地电压与电压Valim之间的电压)。在上文提到的专利申请W0200812459中进一步详述关于图I描述的类型的用于时间测量的电荷留置电路的实施和操作例子。这一文献尤其描述如下电路的例子，该电路能够测本文档来自技高网...
【技术保护点】
一种用于时间测量的电荷流电路，其特征在于，包括电串联的多个基本电容性元件，每个基本电容性元件经过它的电介质空间泄漏。
【技术特征摘要】
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【专利技术属性】
技术研发人员：F·拉罗萨，P·福尔纳拉，
申请(专利权)人：意法半导体鲁塞公司，
类型：实用新型
国别省市：
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