一种时钟倍压电路及电荷泵制造技术

本申请公开了一种时钟倍压电路及电荷泵，所述时钟倍压电路包括：输入单元、第一缓冲单元和第二缓冲单元。时钟倍压电路通过分别为输入输出器件第二晶体管和第三晶体管串接阈值电压较小的逻辑器件第一晶体管和第四晶体管，为输入输出器件第六晶体管和第七晶体管串接阈值电压较小的逻辑器件第五晶体管和第八晶体管，这样当输入的工作电压摆幅较小，使得输入单元输出的第一电压和第二电压较小时，阈值电压较小的逻辑器件可以正常的开启，从而保证输入输出器件的正常开启，进而使得时钟倍压电路可以正常工作，同时保证在工作过程中逻辑器件晶体管任意两极之间的电压差不超过工作电压，实现了对逻辑器件晶体管的保护，保障了时钟倍压电路的正常工作。

Clock voltage doubling circuit and charge pump

The invention discloses a clock voltage doubler circuit and a charge pump, wherein the clock voltage doubler circuit comprises an input unit, a first buffer unit and a second buffer unit. The clock doubler circuit respectively through the input and output devices second and third transistors connected in series with the threshold voltage of smaller logic device, a first transistor and a fourth transistor for input and output devices sixth and seventh transistors connected in series with the threshold voltage smaller logic devices fifth and eighth transistors, so that when the input voltage swing is small, so that the input the outputs of the first voltage and the second voltage is low, logic threshold voltage smaller can normal open, so as to ensure the input and output devices normally open, thus making the clock doubler circuit can work normally, at the same time to ensure the voltage between any two transistor logic devices in the working process of the difference does not exceed the working voltage, to achieve the protection the logic transistor, guarantee the normal work of the clock voltage doubler circuit.

【技术实现步骤摘要】

本申请涉及时钟倍压电路设计
，更具体地说，涉及一种时钟倍压电路及电荷泵。
技术介绍
电荷泵被广泛应用于高电压设备中，它基本的设计理念是自电荷泵时钟电荷耦合到每个电荷泵的节点中。越高的耦合电压将在更少数量的电荷泵级下产生更高的输出电压。主要通过时钟倍压电路为所述电荷泵提供时钟信号。图1是现有技术中的时钟倍压电路的电路结构示意图，所述时钟倍压电路主要包括输入级10、第一缓冲级20和第二缓冲级30构成，其中，所述输入级10由第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2构成，所述第一缓冲级20由第三晶体管T3和第四晶体管T4以反相器的形式连接构成，所述第二缓冲级30由第五晶体管T5和第六晶体管T6以反相器的形式连接构成；附图1中的标号Clk表示向所述时钟倍压电路输入的第一时钟，Clkb表示向所述时钟倍压电路输入的第二时钟，GND表示接地，n和nb表示所述输入级10与所述第一缓冲级20和第二缓冲级30的连接节点，VDD表示工作电压，其值与所述第三晶体管至第六晶体管的制程工艺相同的逻辑器件相关，当与所述第三晶体管在至第六晶体管的制程工艺相同的逻辑器件为1.2V器件时，VDD的值即为1.2V±10％，Oclk表示所述第一缓冲级20输出的第三时钟，Oclkb表示所述第二缓冲级输出的第四时钟。在工作过程中，所述输入级10分别根据所述第一时钟和第二时钟向所述第一缓冲级20和第二缓冲级30输出第一电压和第二电压，由于所述第一时钟和第二时钟为互补时钟信号，即当所述第一时钟为高电平VDD时，第二时钟为零，当所述第一时钟为零时，所述第二时钟为高电平VDD。那么当所述第一时钟为零，第二时钟为高电平VDD时，所述输入级10输出的第一电压为VDD，第二电压为2VDD，此时所述第一缓冲级20输出的第三时钟Oclk为0V，所述第二缓冲级30输出的第四时钟Oclkb为2VDD，实现时钟信号的倍压过程。同样的，当所述第一时钟为高电平VDD，第二时钟为零时，所述第一缓冲级20输出的第三时钟Oclk为2VDD，所述第二缓冲级30输出的第四时钟Oclkb为0V。由于作为所述第一缓冲级20的第三晶体管T3和第四晶体管T4以及作为所述第二缓冲级20的第五晶体管T5和第六晶体管T6需要轮流承受2VDD的电压，因此通常情况下所述第三晶体管T3至第六晶体管T6采用耐压能力较逻辑器件更好的输入输出器件承当。以0.13μm制程制备的晶体管为例，所述第三晶体管T3至第六晶体管T6需要采用3.3V的输入输出器件。但是，当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压VDD摆幅较小时，第三晶体管至第六晶体管的阈值电压会比较高，而VDD的值会比较小，此时可能会使得所述输入级10输出的第一电压不足以打开第一缓冲级20的第三晶体管T3或第四晶体管T4，使得所述输入级10输出的第二电压不足以打开第二缓冲级30的第五晶体管T5或第六晶体管T6，从而出现功能性问题，导致所述时钟倍压电路无法输出正常的第三时钟和第四时钟。以0.13μm制程为例，当晶体管的工艺角为sscorner，工作条件为-40℃，VDD为0.8V时，会导致所述第三晶体管T3至第六晶体管T6无法正常打开，从而使得所述时钟倍压电路的功能出现异常。
技术实现思路
为解决上述技术问题，本专利技术提供了一种时钟倍压电路及电荷泵，以解决当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压摆幅较小时，所述时钟倍压电路功能出现异常的问题。为解决上述技术问题，本专利技术实施例提供了如下技术方案：一种时钟倍压电路，包括：输入单元、第一缓冲单元和第二缓冲单元，其中，所述输入单元包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元和第二缓冲单元输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元和第二缓冲单元输出第二电压；所述第一缓冲单元包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；所述第二缓冲单元包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；其中，所述第一缓冲单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管的衬底和所述第二晶体管的衬底连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；所述第二晶体管的漏极与所述第三晶体管的漏极连接，作为所述第一时钟输出端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，作为所述第三时钟输入端；所述第三晶体管的栅极作为所述第三电压输入端，所述第三晶体管的衬底与所述第四晶体管的衬底及源极连接，并接地，所述第三晶体管的源极与所述第四晶体管的漏极连接；所述第二缓冲单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极作为所述第五电压输入端，所述第五晶体管的源极与所述第五晶体管的衬底及第六晶体管的衬底连接，作为所述第四电压输入端，所述第五晶体管的漏极与所述第六晶体管的源极连接；所述第六晶体管的栅极与所述第八晶体管的栅极连接，作为所述第四时钟输入端，所述第六晶体管的漏极与所述第七晶体管的漏极连接，作为所述第二时钟输出端；所述第七晶体管的栅极作为所述第六电压输入端，所述第七晶体管的衬底与所述第八晶体管的衬底及源极连接，并接地，所述第七晶体管的源极与所述第八晶体管的漏极连接；所述第一晶体管、第二晶体管、第五晶体管和第六晶体管为P型器件，所述第三晶体管、第四晶体管、第七晶体管和第八晶体管为N型器件，且所述第一晶体管、第四晶体管、第五晶体管和第八晶体管为逻辑器件，所述第二晶体管、第三晶体管、第六晶体管和第七晶体管为输入输出器件。可选的，所述输入单元包括第一电容、第二电容、第九晶体管和第十晶体管；其中，所述第九晶体管的漏极与所述第十晶体管的漏极连接，作为所述工作电压输入端，所述第九晶体管的栅极与所述第十晶体管的源极及所述第二电容的第一极连接，作为所述第二电压输出端，所述第九晶体管的源极与所述第十晶体管的栅极及所述第一电容的第一极连接，作为所述第一电压输出端；所述第一电容的第二极作为所述第一时钟输入端，所述第二电容的第二极作为所述第二时钟输入端。可选的，所述第一电容为第十一晶体管，所述第二电容为第十二晶体管；所述第十一晶体管的栅极作为所本文档来自技高网...

【技术保护点】
一种时钟倍压电路，其特征在于，包括：输入单元、第一缓冲单元和第二缓冲单元，其中，所述输入单元包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元和第二缓冲单元输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元和第二缓冲单元输出第二电压；所述第一缓冲单元包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；所述第二缓冲单元包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；其中，所述第一缓冲单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管的衬底和所述第二晶体管的衬底连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；所述第二晶体管的漏极与所述第三晶体管的漏极连接，作为所述第一时钟输出端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，作为所述第三时钟输入端；所述第三晶体管的栅极作为所述第三电压输入端，所述第三晶体管的衬底与所述第四晶体管的衬底及源极连接，并接地，所述第三晶体管的源极与所述第四晶体管的漏极连接；所述第二缓冲单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极作为所述第五电压输入端，所述第五晶体管的源极与所述第五晶体管的衬底及第六晶体管的衬底连接，作为所述第四电压输入端，所述第五晶体管的漏极与所述第六晶体管的源极连接；所述第六晶体管的栅极与所述第八晶体管的栅极连接，作为所述第四时钟输入端，所述第六晶体管的漏极与所述第七晶体管的漏极连接，作为所述第二时钟输出端；所述第七晶体管的栅极作为所述第六电压输入端，所述第七晶体管的衬底与所述第八晶体管的衬底及源极连接，并接地，所述第七晶体管的源极与所述第八晶体管的漏极连接；所述第一晶体管、第二晶体管、第五晶体管和第六晶体管为P型器件，所述第三晶体管、第四晶体管、第七晶体管和第八晶体管为N型器件，且所述第一晶体管、第四晶体管、第五晶体管和第八晶体管为逻辑器件，所述第二晶体管、第三晶体管、第六晶体管和第七晶体管为输入输出器件。...

【技术特征摘要】
1.一种时钟倍压电路，其特征在于，包括：输入单元、第一缓冲单元和第二缓冲单元，其中，所述输入单元包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元和第二缓冲单元输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元和第二缓冲单元输出第二电压；所述第一缓冲单元包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；所述第二缓冲单元包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；其中，所述第一缓冲单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管的衬底和所述第二晶体管的衬底连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；所述第二晶体管的漏极与所述第三晶体管的漏极连接，作为所述第一时钟输出端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，作为所述第三时钟输入端；所述第三晶体管的栅极作为所述第三电压输入端，所述第三晶体管的衬底与所述第四晶体管的衬底及源极连接，并接地，所述第三晶体管的源极与所述第四晶体管的漏极连接；所述第二缓冲单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极作为所述第五电压输...

【专利技术属性】
技术研发人员：龙煌，李弦，田敏，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11