负电荷泵电路制造技术

本申请涉及负电荷泵电路。总的来说，本申请提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括阻塞电路，其降低或消除电荷泄漏从而可在输出端处形成负电压。该电荷泵电路总体包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本申请涉及负电荷泵。
技术介绍
负电荷泵电路用于为需要负电压来工作的设备供电。传统的负电荷泵电路具有电荷泄露的缺点。因此，需要提出一种能够降低或消除电荷泄露的负电荷泵电路。
技术实现思路
总的来说，本申请提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括降低或消除电荷泄漏的阻塞电路从而可在输出端处形成负电压。该电荷泵电路包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。有利的是，所述负电源可用来为多种需要负电压来工作的设备供电。相应地，在本申请的一个实施例中提供一种负电荷泵电路，包括:第一 PM0S/NM0S开关对，耦合在负电压输出端和基准电势之间；和第二 PM0S/NM0S开关对，耦合在负电压输出端和基准电势之间。该负电荷泵电路还包括:第一电容器，具有稱合到第一时钟信号的正节点和耦合到所述第一 PM0S/NM0S开关对及所述第二 PM0S/NM0S开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二 PM0S/NM0S开关对的导通状态，和第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PM0S/NM0S开关对及所述第一 PM0S/NM0S开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一 PM0S/NM0S开关对的导通状态。所述负电荷泵电路进一步包括:第一阻塞电路，耦合到所述第一 PM0S/NM0S开关对的PMOS开关并耦合到所述基准电势，所述 第一阻塞电路配置为防止所述第一电容器的负节点处的电荷经所述第一 PM0S/NM0S开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二 PM0S/NM0S开关对的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二电容器的负节点处的电荷经所述第二 PM0S/NM0S开关对的PMOS开关泄露到所述基准电势。在本申请的另一实施例中提供一种负电荷泵电路，包括:第一 PM0S/NM0S开关对，耦合在负电压输出端和基准电势之间；和第二 PM0S/NM0S开关对，耦合在负电压输出端和基准电势之间。所述负电荷泵电路还包括:第一阻塞电路，耦合到所述第一 PM0S/NM0S开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一 PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一 PM0S/NM0S开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二 PM0S/NM0S开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二 PM0S/NM0S开关对的PMOS开关和NMOS开关之间的电荷经所述第二 PM0S/NM0S开关对的PMOS开关泄露到所述基准电势。附图说明所要求保护的主题的特征和优点将从以下与之相符的实施例的具体描述中变得显而易见，对实施例的描述应当参照附图来考虑，在附图中:图1显示了与本申请的各个实施例相符的负电荷泵电路；图2A显示了在一个操作阶段期间图1的负电荷泵电路；图2B显示了图2A的电荷泵电路的操作的各种时序信号；图3A显示了在另一操作阶段期间图1的负电荷泵电路；和图3B显示了图3A的电荷泵电路的操作的各种时序信号。尽管下列具体实施方式中将参照说明性的实施例来进行阐述，但是该实施例的许多替代、修改以及变体对于那些本领域技术人员来说将变得显而易见。具体实施方式总的来说，本申请提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括阻塞电路，该阻塞电路降低或消除电荷泄漏，从而可在输出端处形成负电压。该电荷泵电路包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。有利的是，所述负电源可用来为多种需要负电压来工作的设备供电。图1显示了与本申请的各个实施例相符的负电荷泵电路100。在某些实施例中，图1中示出的负电荷泵电路100可包括在一个通用或者专用集成电路(IC)中， 或者说形成后者的一部分，所述集成电路例如半导体集成电路芯片、片上系统(SoC)等等。在另一些实施例中，负电荷泵电路100可以是由集成和/或分立电路元件形成的独立模块。总的来看，负电荷泵电路100可配置为作为负电压放大器工作,该放大器的输出端将时钟输入信号120和122的幅值叠加到开关102和106的源极处的电压上。负电荷泵电路100配置为产生一可用作各种其他电路、系统、部件和/或模块的负电源的负输出电压轨124。负电荷泵电路100包括第一 PM0S/NM0S开关对102和104、第二 PM0S/NM0S开关对106和108、第一和第二电容器114和116、以及第一和第二阻塞电路110和112。PMOS开关102和106各自可包括隔离的晶体管器件以降低或消除到P衬底的电荷泄漏。总的来说，“隔离”的器件表示该器件的漏/体和源/体结二极管与封闭衬底(containing substrate)物理隔离并电隔离。例如，在一个隔离的器件中可包括一附加的、具有大击穿特性电压的η型扩散到P型衬底结二极管。PMOS开关102和NMOS开关104 二者的漏极在电容器114的负节点处耦合在一起。PMOS开关102和NMOS开关104的栅极在电容器116的负节点处耦合在一起。因此，电容器116的电压状态以及各个开关的相对栅-源电压，控制开关102和104的导通状态。类似地，PMOS开关106和NMOS开关108 二者的漏极在电容器116的负节点处耦合在一起。PMOS开关106和NMOS开关108 二者的栅极在电容器114的负节点处耦合在一起。因此，电容器114的电压状态以及各个开关的相对栅-源电压，控制开关106和1084的导通状态。开关102和106的源极耦合到GND 118，且开关104和108的源极耦合到输出电压轨124。阻塞电路110耦合到隔离的PMOS开关102的N阱，并相对于地118 (GND)或其他基准电势正向偏置。阻塞电路110配置为在PMOS开关102关断时阻塞从电容器114到GND118的电荷传输。类似地，阻塞电路112耦合到隔离的PMOS开关106的N阱，并相对于地118 (GND)或其他基准电势正向偏置。阻塞电路112配置为在PMOS开关106关断时阻塞从电容器116到GND 118的电荷传输。尽管在图1中阻塞电路110和112显示为肖特基二极管，但是本领域技术人员知道阻塞电路110和112各自都可包括例如NMOS晶体管、二极管和/或其他可用来阻止电荷经关断的(OFF)晶体管泄漏的电路。PMOS开关102和106配置为分别以与NMOS开关104和108交替异相的方式切换通断。时钟信号120 (CLK)耦合到电容器114的正节点(+)，而互补的时钟信号122(CLK，)耦合到电容器116的正节点(_)。时钟信号120和122总体上配置为彼此反转，并且是以交替方式从低(Low)转换到高(High)和从高转换到低的信号。本文中所用的“低(low)”和“高(High) ”指的是时钟信号120和122的相对电势状态，举例来说本文档来自技高网...

【技术保护点】
一种负电荷泵电路，包括：第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；第二PMOS/NMOS开关对，耦合在所述负电压输出端和基准电势之间；第一电容器，具有耦合到第一时钟信号的正节点和耦合到所述第一PMOS/NMOS开关对及所述第二PMOS/NMOS开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二PMOS/NMOS开关对的导通状态；第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PMOS/NMOS开关对及所述第一PMOS/NMOS开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一PMOS/NMOS开关对的导通状态；第一阻塞电路，耦合到所述第一PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：科奈斯·P·斯诺登，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：实用新型
国别省市：