低功率/高速TSV接口设计制造技术

本发明专利技术涉及低功率/高速TSV接口设计以及用于设置在中介层衬底中的TSV的TSV接口电路，其在第一管芯和第二管芯之间形成连接，TSV接口电路包括设置在第一管芯中的驱动电路以及设置在第二管芯中的接收器电路，其中，驱动电路与均低于中介层衬底电压的第一电源电压和第二电源电压相连，这充分降低了TSV的寄生电容。接收器电路也与均低于中介层衬底电压的第一电源电压和第二电源电压相连。

【技术实现步骤摘要】

本专利技术总的来说涉及3D集成电路(“3D-IC”)中的衬底通孔。
技术介绍
衬底通孔(“TSV”)(也公知为硅通孔)技术对于实现集成电路的3D集成是非常 重要的。TSV是完全穿过衬底(诸如，硅晶圆或管芯)的垂直电连接件并且为制造3D封装件和3D IC提供了高性能的封装方案。TSV通常包括嵌入硅或其他半导体衬底(也被称为中介层)中的高纵横比金属通孔，并且金属通孔通过电介质衬垫(通常是氧化物)与衬底相隔离，从而形成金属氧化物半导体结构。为了实现低延迟信号传输，期望将TSV所引起的寄生电容保持尽可能低。
技术实现思路
根据本专利技术的一个方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压V1,衬底通孔接口电路包括驱动电路，设置在第一管芯中，驱动电路具有输入端和与衬底通孔相连的输出端，其中，驱动电路与第一电源电压_N*VDD和第二电源电压_(N+1)*VDD相连，并且第一电源电压和第二电源电压均低于中介层衬底电压优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压_N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。优选地，该衬底通孔接口电路进一步包括接收器电路，设置在第二管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压_N*VDD和第二电源电压-(N+l) *VDD相连。优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。根据本专利技术的另一方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压V1，通孔衬底接口电路包括接收器电路，设置在第一管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD相连，并且第二电源电压_(N+1)*VDD与接收器电路相连，并且其中，第一电源电压和第二电源电压均低于中介层衬底电压％。优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。优选地，该衬底通孔接口电路进一步包括驱动电路，设置在第二管芯中，驱动电·路具有输出端和与衬底通孔相连的输入端，其中，驱动电路与第一电源电压_N*VDD相连，并且第二电源电压_(N+1)*VDD与驱动电路相连。优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压_N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。根据本专利技术的又一方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压V1,衬底通孔接口电路包括驱动电路，设置在第一管芯中，驱动电路具有输入端和与衬底通孔相连的输出端，其中，驱动电路与第一电源电压-N*VDD相连，并且第二电源电压_(N+1)*VDD与驱动电路相连接，其中，第一电源电压和第二电源电压均低于中介层衬底电压V1;以及接收器电路，设置在第二管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压_N*VDD相连，并且第二电源电压_(N+1)*VDD与接收器电路相连。优选地，驱动电路是包括并联配置在所述驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压_(N+1)*VDD相连。更优选地，中介层衬底电压V1为0V。附图说明图I (a)示出了 TSV的典型结构；图I (b)示出了根据实施例的TSV接口电路的实例；图2示出了 TSV被设置在p型衬底中的TSV接口电路的一个实例；图3是在25 °C下具有频率变化的TSV C-V特性图；图4示出了 TSV被设置在N阱中的TSV接口电路的另一个实例图5是N阱中的TSV的C-V特性图；图6是设置在TSV接口 TX之前的电平降低转换器的示意图；图7是设置在TSV接口 RX之后的电平升高转换器的示意图；所有附图均为示意性的并且未按比例绘制。 具体实施例方式对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。应该理解，在该说明中的相对关系术语，诸如，“下面的”、“上面的”、、“水平的”、“垂直的”、“在. 上面”、“在...下面”、“向上的”、“向下的”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)与随后所描述的或在论述过程中视图所示出的方向相关。这些相对关系术语旨在更容易地描述，并不要求部件按此特定的方向装配或操作。除非另有明确说明，否则这些涉及了连接，耦合等的术语(诸如“连接的”和“互连的”)涉及的是彼此直接固定或连接或通过中间结构间接地固定或连接的结构之间的关系，以及两者可移动或不可移动的连接或关系。另外，除非另有说明，否则关于电连接等的术语(诸如，“接合的”、“连接的”以及“互连的”)涉及的都是相互直接通信或通过中间结构间接通信的结构之间的关系。图I (a)是TSV 55的典型结构的截面图。TSV 55是延伸穿过中介层50的厚度、为中介层50的任一侧的IC器件提供电连接本文档来自技高网...

【技术保护点】
一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，所述衬底通孔在第一管芯和第二管芯之间形成连接，其中，所述中介层衬底处于中介层衬底电压VI，所述衬底通孔接口电路包括：驱动电路，设置在所述第一管芯中，所述驱动电路具有输入端和与所述衬底通孔相连的输出端，其中，所述驱动电路与第一电源电压?N*VDD和第二电源电压?(N+1)*VDD相连，并且其中，所述第一电源电压和所述第二电源电压均低于所述中介层衬底电压VI。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈重辉，洪照俊，陈硕懋，叶德强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：