一种用于提高电压驱动能力的缓冲器制造技术

一种用于提高电压驱动能力的缓冲器，所述缓冲器设有4个NMOS管：MN1、MN2、MN3和MN4，三个PMOS管：MP1、MP2和MP3，以及一个电阻R。本发明专利技术缓冲器中，差分放大器和输出形成负反馈，使输出电压的变化随环境的变化很小；缓冲器中的电流源用NMOS管，即MN1、MN4代替以往的PMOS管，很好的降低了缓冲器的电流，降低了整个模块的功耗；输出采用电阻R，使缓冲器的输入电平保持在较低水平；本发明专利技术结构简单，驱动能力强，同时保证输出电压的稳定性。

【技术实现步骤摘要】

本专利技术涉及一种结构简单的低电压高稳定性的高速缓冲器，尤其是一种可以提高低电压低驱动信号的驱动能力缓冲器。它可以有效的提高低电压信号的驱动能力，并且输出电压具有很高的稳定性，是一款性能优秀的低电压高稳定性的高速缓冲器。
技术介绍
随着集成电路设计技术的发展，在新一代的集成电路设计中，为了达到设计目标，尤其是为了降低功耗和提高速度，设计者常常使用多路电压(MSV)方法允许使用不同电压的设计分实体或块，而随之引入的低电压逻辑，为了增强低电压的驱动能力，需要在低电压和负载之间增加一级缓冲器。例如，当200mv的低驱动能力的电压驱动一个较大的负载时，需要首先解决的就是速度问题，这时就需要缓冲器提高电压的驱动能力；当电压工作在不同的环境下，输出电压的稳定性也必须得到充分的保障，否则很容易导致电路无法正常 工作，对于低电压更是如此。因此，本专利技术提出了一种结构简单，驱动能力强，且可以保证输出的低电压稳定性的电路。
技术实现思路
本专利技术要解决的问题当电压驱动能力较低时，需要提高其驱动能力，保证输出电压的稳定性，同时尽可能的让功耗损失最低。本专利技术的技术方案为一种用于提高电压驱动能力的缓冲器，所述缓冲器设有4个 NMOS 管MN1、MN2、MN3 和 MN4，三个 PMOS 管MP1、MP2 和 MP3，以及一个电阻 R ；NM0S 管丽I的漏极和电源Vdd连接，栅极接外部控制信号V_，体端接地GND，源极和PMOS管MPl、MP2的源极相连；PM0S管MPl的栅极接外部输入信号Vi,体端接电源Vdd，漏极和PMOS管丽2的漏极、栅极以及PMOS管丽3的栅极相连；电阻R的两端设为A端和B端，PMOS管MP2的栅极和NMOS管MN4的源极、电阻R的A端相连，漏极和NMOS管丽3的漏极相连，体端和电源Vdd相连；NM0S管MN2的源极和体端接地GND ；NM0S管MN3的源极和体端接地GND ；NM0S管MN4的漏极接电源Vdd，体端接地GND ；电阻R的B端接地GND ;所述缓冲器的输出端Vtjut为电阻R的A端。与现有技术相比，本专利技术具有以下优点及显著效果(I)在本专利技术缓冲器中，差分放大器和输出形成负反馈，使输出电压的变化随环境的变化很小，具有更好的稳定性，具体的数据见表I。(2)缓冲器中的电流源用NMOS管，即丽1、MN4代替以往的PMOS管，很好的降低了缓冲器的电流，降低了整个模块的功耗。(3)本专利技术输出用一个电阻R代替现有技术常用的MOS管，使缓冲器的输入电平能够维持在200mv左右的低电平，满足增强低电压的驱动能力的要求。附图说明图I为本专利技术的电路结构图。图2为一个简单的低驱动能力的低电压产生模块。图3为不带反馈的缓冲器。图4为采用PMOS管作为电流源的缓冲器。具体实施例方式参看图1，本专利技术的结构简单的低电压高稳定性的高速缓冲器由4个NMOS管MN1、MN2、MN3和MN4，三个PMOS管MP1、MP2和MP3，以及一个电阻R构成。具体连接关系如下，NMOS管丽I的漏极和电源Vdd连接，栅极接外部控制信号V_，体端接地GND，源极和PMOS管MP1、MP2的源极相连；PM0S管MPl的栅极接外部输入信号Vi, 体端接电源Vdd，漏极和PMOS管丽2的漏极、栅极以及PMOS管丽3的栅极相连；电阻R的两端设为A端和B端，PMOS管MP2的栅极和匪OS管MN4的源极、电阻R的A端相连，漏极和NMOS管丽3的漏极相连，体端和电源Vdd相连；NM0S管丽2的源极和体端接地GND ；NM0S管MN3的源极和体端接地GND ；NM0S管MN4的漏极接电源Vdd，体端接地GND ；电阻R的B端接地GND ;所述缓冲器的输出端Vrat为电阻R的A端。本专利技术的噪声电流补偿电路的工作原理如下Vdd=L 2ν，\为输入低电平，即外部输入信号，V_为脉冲信号，即外部控制信号。当Vcon = O时，作为电流源的NMOS管MNl截止，差分放大器不工作，其输出端输出为0，NMOS管MN4截止，增大驱动能力的电路也不工作，输出为O。当V_= I时，NMOS管丽I导通，差分放大器正常工作，差分放大器的一个输入端接输入电压，也就是输入低电平Vi，输出电压使NMOS管MN4导通，驱动级电路开始工作，输出电压Vrat, Vout又接到差分放大器的另一端，形成反馈回路，稳定输出电压为进一步验证本专利技术的优点，下面对本专利技术电路进行仿真验证，同时和相类似的电路进行比较，其中，图2为一个简单的低驱动能力的低电压产生模块，用于模拟现实情况下的具有低驱动能力的低电压，并且用于和本专利技术的驱动能力进行比较；图3为不带反馈的缓冲器，用于和本专利技术的稳定性进行比较；图4为PMOS电流源的缓冲器，用于和本专利技术的功耗进行比较；负载电容C=lp。仿真结果如表I所示。从表I中可以看出1.从不同工艺角下的Vout可知，本专利技术比不带反馈的缓冲器的输出电压随工艺角变化的范围小，S卩，其输出电压具有更好的稳定；2.从输出负载上升时间可知，本专利技术的速度比直接接负载的速度快，说明该专利技术可以很好的解决了驱动力不足的问题；3.从缓冲器的工作电流可知，在同等的驱动能力下，本专利技术的工作的电流比采用PMOS管电流源的小很多，说明在同等的驱动能力下，该专利技术具有更小的功耗。综上所述，该专利技术很好的解决低电压的驱动问题，输出稳定性以及功耗问题，同时该结构简单，适合用在集成电路设计中。表I权利要求1.一种用于提高电压驱动能力的缓冲器，其特征是所述缓冲器设有4个NMOS管MN1、丽2、丽3和MN4，三个PMOS管MP1、MP2和MP3，以及一个电阻R ；NM0S管丽I的漏极和电源Vdd连接，栅极接外部控制信号V_，体端接地GND，源极和PMOS管MPl、MP2的源极相连；PMOS管MPl的栅极接外部输入信号Vi,体端接电源Vdd，漏极和PMOS管MN2的漏极、栅极以及PMOS管MN3的栅极相连；电阻R的两端设为A端和B端，PMOS管MP2的栅极和NMOS管MN4的源极、电阻R的A端相连，漏极和NMOS管丽3的漏极相连，体端和电源Vdd相连；NM0S管MN2的源极和体端接地GND ；NM0S管MN3的源极和体端接地GND ；NM0S管MN4的漏极接电源Vdd，体端接地GND ;电阻R的B端接地GND ;所述缓冲器的输出端Vwt为电阻R的A端。·全文摘要一种用于提高电压驱动能力的缓冲器，所述缓冲器设有4个NMOS管MN1、MN2、MN3和MN4，三个PMOS管MP1、MP2和MP3，以及一个电阻R。本专利技术缓冲器中，差分放大器和输出形成负反馈，使输出电压的变化随环境的变化很小；缓冲器中的电流源用NMOS管，即MN1、MN4代替以往的PMOS管，很好的降低了缓冲器的电流，降低了整个模块的功耗；输出采用电阻R，使缓冲器的输入电平保持在较低水平；本专利技术结构简单，驱动能力强，同时保证输出电压的稳定性。文档编号H03K19/0185GK102946246SQ20121045739公开日2013年2月27日 申请日期2012年11月14日 优先权日2012年11月14日专利技术者杨格兰, 柏娜, 夏迎成, 朱贾峰 申请人:东南大学本文档来自技高网...

【技术保护点】
一种用于提高电压驱动能力的缓冲器，其特征是所述缓冲器设有4个NMOS管：MN1、MN2、MN3和MN4，三个PMOS管：MP1、MP2和MP3，以及一个电阻R；NMOS管MN1的漏极和电源Vdd连接，栅极接外部控制信号Vcon，体端接地GND，源极和PMOS管MP1、MP2的源极相连；PMOS管MP1的栅极接外部输入信号Vi，体端接电源Vdd，漏极和PMOS管MN2的漏极、栅极以及PMOS管MN3的栅极相连；电阻R的两端设为A端和B端，PMOS管MP2的栅极和NMOS管MN4的源极、电阻R的A端相连，漏极和NMOS管MN3的漏极相连，体端和电源Vdd相连；NMOS管MN2的源极和体端接地GND；NMOS管MN3的源极和体端接地GND；NMOS管MN4的漏极接电源Vdd，体端接地GND；电阻R的B端接地GND；所述缓冲器的输出端Vout为电阻R的A端。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨格兰，柏娜，夏迎成，朱贾峰，
申请(专利权)人：东南大学，
类型：发明
国别省市：