I2S接口时钟电路的分频电路制造技术

一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明专利技术利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。

【技术实现步骤摘要】

本专利技术涉及数字集成电路领域中用于ASIC芯片的时钟分频电路及方法，尤其是数字多媒体系统I2S接口时钟分频电路。
技术介绍
当今的数字化时代，片上系统(System On Chip, S0C)以及专用集成电路(Application Specific Integrated Circuit, ASIC)技术高速发展，以 SoC 芯片为核心的移动电子多媒体设备已经深入人们的日常生活。音频数据的采集、处理和传输是多媒体技术中重要的组成部分。目前一种主要的数字音频传输标准为飞利浦公司制定的I2S(Inter—IC Sound)总线接口协议，该协议规定了数字音频数据的格式。需要一条串行 传输位时钟SCLK，以及帧时钟WS。根据不同的音频文件格式，以及不同的应用场景，音频文件可采取的采样频率可以为以下任一种:8ΚΗζ、11· 025ΚΗζ、16ΚΗζ、22. 5ΚΗζ、24Κ、32ΚΗζ、44. 1ΚΗζ、48ΚΗζ、88. 2ΚΗζ、96ΚΗζ、192ΚΗζ 等，采样位数可以为 12bits、16bits、20bits、24bits、32bits 等。WS 信号是由SCLK根据采样位数分频本文档来自技高网...

【技术保护点】
一种串行数字音频总线I2S接口时钟电路的分频电路，其特征是包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；N1和N2的计算方法如公式1和公式2：N1=[Fmclk/(Fws×ws_length×2)]……公式1其中，“[]”为向下取整；N2=(Fmclk/Fws)/2–((word_length?1)×N1)……公式2；步骤2）N1和N2输入...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘新宁，王镇，杨军，曹华洋，孙声震，张亚伟，
申请(专利权)人：东南大学，
类型：发明
国别省市：