一种低延时数字时钟分频电路制造技术

一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数字集成电路领域中用于ASIC芯片中多级时钟分频电路，尤其涉及一种低延时数字时钟分频电路，较传统的多级分频电路有低延时的优点。
技术介绍
随着SoC和ASIC技术的高速发展，设计的复杂度和集成度也大幅增长，对于电路的速度要求也就越来越高。基于功耗方面的考虑，在复杂的设计中，同步电路中经常会用到多级分频电路。传统的多级分频器只是由单级分频器的简单串联而成，即前级分频的输出时钟作为后级分频的输入时钟，这样，最后一级的输出时钟和第一级的输入时钟就相差了个数等于分频器级数的寄存器延时，有多少级的分频就会产生多少个寄存器的延时，在高速系统中此处会成为速度的瓶颈，极大限制了整个系统的速度。如图3所示，以三级分频结构为例，输入时钟经过第一级分频器，第一级分频器的时钟输出端连到第二级分频器的时钟输入端，第二级分频器的时钟输出端连到第三级分频器的时钟输入端，这样输出时钟1 比输入时钟滞后了一个寄存器的延时，输出时钟2比输入时钟滞后了两个寄存器的延时， 输出时钟3比输入时钟滞后了三个寄存器的延时。这样得到最后一级输出时钟相对于第一级输入时钟的延时Delay。ut。lk n为Delayoutc本文档来自技高网...

【技术保护点】
１．一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特征在于：多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口；分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数转换成并联结构的分频参数输出给各级分频器。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘新宁，王镇，杨军，赵梦南，孙华芳，王学香，
申请(专利权)人：东南大学，
类型：实用新型
国别省市：84