一种基于GAD定时检测位的时钟同步FPGA结构和方法技术

一种基于GAD定时检测位的时钟同步FPGA结构和方法，包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端，其输出端设置降采样模块；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端；该数字鉴相器输出端连接第一环路滤波器输入端，该第一环路滤波器输出端连接第二环路滤波器输入端；该第二环路滤波器输出端连接数控振荡器，该数控振荡器连接数字内插滤波器另一输入端。本发明专利技术的结构和方法采用闭环结构的时钟同步原理来调整定时相位及频率的偏差，从而输出最佳的定时信号。能有效地消除发射机和接收机的时钟偏差，保证接收端进行正确的符号判决。

Clock synchronization FPGA structure and method based on GAD timing detection bit

A GAD timing detection bit clock synchronization method based on FPGA structure, including digital interpolation filter, digital phase detector, loop filter, the first second loop filter and numerically controlled oscillator; the digital interpolation filter input, the output is set down sampling module; an output end of the down sampling module as data output, another output end is connected with the input end of the digital phase detector; the digital phase detector output terminal connected to the first input terminal of the first loop filter, loop filter is connected with the output end of the second loop filter input; the second filter is connected with the output end of the oscillator is connected with a numerically controlled oscillator, digital interpolation filter another input. The structure and the method of the invention adopt the principle of the clock synchronization of the closed loop structure to adjust the deviation of the timing phase and the frequency, so as to output the best timing signal. Can effectively eliminate the transmitter and receiver clock offset, to ensure that the receiver for the correct symbol decision.

【技术实现步骤摘要】

本专利技术涉及数字通信领域，特别是一种基于GAD定时检测位的时钟同步FPGA结构和方法。
技术介绍
在数字通信接收机中，符号时钟同步最关键的技术之一。在接收端，采样的时钟是自由振荡在某个固定的频率上的，因而同发送的符号时钟之间必然存在着频率和相位上的差异。这样，采样位置并不总是处于最佳判决点位置，有可能存在偏差甚至发生多采样或露采样，造成符号用于或者丢失。时钟同步即消除了发射机和接收机的时钟偏差，保证了接收端进行正确的符号判决。目前，应用于QPSK信号的时钟同步常用算法分为闭环时钟同步算法和开环时钟同步算法两类。其中闭环结构算法包括：Gardner时钟同步算法、I/Q-GAD法；开环结构算法包括相位与时钟联合估计算法等。
技术实现思路
本专利技术的主要目的在于提出一种消除发送机和接收机的时钟偏差，包装接收机进行正确的符合判决的基于GAD定时检测位的时钟同步FPGA结构。本专利技术采用如下技术方案：一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。优选的，所述数字鉴相器为采用Gardner算法实现的数字鉴相器。优选的，所述第一环路滤波器为数字二阶环路滤波器。优选的，所述第二环路滤波器为数字锁相环环路滤波器。优选的，所述第二环路滤波器采用K可逆计数器。优选的，所述数控振荡器包括脉冲加减电路和除N计数器。一种基于GAD定时检测位的时钟同步方法，其特征在于:接收采样后的输入数据进行内插滤波，再进行降采样；对降采样后的数据进行定时偏差估计得到相位误差；将该相位误差滤除噪声和高频分量，并调整频率和相位作为内插率波的工作时钟，从而重新确定输入数据的最佳采样点由上述对本专利技术的描述可知，与现有技术相比，本专利技术具有如下有益效果：本专利技术的结构和方法采用闭环结构的时钟同步原理，通过数字鉴相器，第一数字环路滤波器，第二数字环路滤波器、数控振荡器和内插滤波器等来调整定时相位及频率的偏差，从而输出最佳的定时信号。能有效地消除发射机和接收机的时钟偏差，保证接收端进行正确的符号判决。附图说明图1为本专利技术结构示意图；图2为本专利技术K可逆计数器的原理图；图3为本专利技术脉冲加减电路原理图。具体实施方式以下通过具体实施方式对本专利技术作进一步的描述。参照图1，一种基于GAD定时检测位的时钟同步FPGA结构，包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器。该数字内插滤波器进行内插滤波以最大程度的降低噪声对后端同步环路的影响。数字内插滤波系统还要完成从AD5546输入的I、Q单路数据到易于FPGA处理的并行数据格式转换的任务，该AD5546为并行输入数模转换器，精密16/14位、低功耗、电流输出工作温度范围为40℃至+85℃。数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器构成以全数字锁相环DPLL，用于实现相位的快速锁定。数字内插滤波器的输出端设置降采样模块，该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端。该数字鉴相器采用Gardner算法实现定时偏差估计，得到I、Q两路的相位差，其输出端连接第一环路滤波器输入端。该第一环路滤波器采用数字二阶环路滤波器，对鉴相结果进行积分以滤除噪声，从而具有跟踪环路频率误差的作用，其输出端连接第二环路滤波器输入端。该第二环路滤波器采用数字锁相环环路滤波器，具体可采用K可逆计数器，用于滤除高频分量，其输出端连接数控振荡器，该数控振荡器为累加溢出控制单元(NCO)，用于调整输入数据的相位和频率，包括脉冲加减电路和除N计数器，该数控振荡器的输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。本专利技术还提出一种基于GAD定时检测位的时钟同步方法，接收采样后的输入数据进行内插滤波，再进行降采样；对降采样后的数据进行定时偏差估计得到相位误差；将该相位误差滤除噪声和高频分量，并调整频率和相位作为内插率波的工作时钟，从而重新确定输入数据的最佳采样点。接收机有一个固定的采样时钟，其相位和频率都不能调整。本专利技术的结构和方法能调整定时相位及频率的偏差，从而输出最佳的定时信号。本专利技术的结构和方法的工作原理如下：接收机对输入数据以1/Ts的速率进行采样，得到采样点x(mTs)，mTs为采样的时间点。将该采样点送入内插值滤波器进行插值滤波、降采样运算后送至数字鉴相器进行定时偏差估计，产生误差信号e(k)和相差信号Vt。本专利技术中鉴相前需对数据做些必要的处理，由于数字鉴相器只关心过零点的相位，因此为了简化电路的目的，采用限幅技术将带符号位数据限制在零点上下很小的范围内，方便数字鉴相器捕捉相位即可。以下给出该数字鉴相器一些参数：内插滤波器的输出：根据Gardner算法：可以算出相位误差为：其中：k为1.2.3...，上述公式(1)至(4)为现有公式，由公式(4)很容易看出，该鉴相器具有正弦特性。数字鉴相器输出的相差信号Vt经二阶环路滤波器滤除噪声再送至数字锁相环环路滤波器，进一步滤除掉相位差信号Vt中的高频成分，并对相差信号进行加减运算：当Vt符号位为“1”时，计数器进行加运算，如果相加的结果达到预设的模值Mk，则输出一个进位脉冲信号laqg给数控振荡器的脉冲加减电路；当Vt符号位为“0”时，计数器进行减运算，当计数器减到0时，则输出一个借位脉冲leqg给数控振荡器的脉冲加减电路。数字环路滤波器采用K可逆计数器来实现。如图2所示K可逆计数器进一步消除了数字鉴相器输出经二阶环路滤波的相位差信号中的高频成分，保证环路的性能稳定。K可逆计数器根据相位差信号来进行加减运算。当数字鉴相器的输出信号符号位为“1”时，K可逆计数器进行加法运算，如果相加的结果达到预设的计数值，则输出一个进位脉冲信号leqg给数控振荡器中的脉冲加减电路；当鉴相器的输出信号符号位为“0”时，K可逆计数器进行减法运算，如结果为零，则输出一个借位脉冲信号laqg给数控振荡器中的脉冲加减电路。在本专利技术中，K可逆计数器的计数值设定为4096，当处于工作状态时，K可逆计数器的初始值为4096/2＝2048。当K可逆计数器进行加法运算计数到4096时，产生一个进位脉冲，并将计数值返回2048；当K可逆计数器进行减法运算计数到0时，产生一个借位脉冲，并将计数值返回2048。K可逆计数器的模值ktop由模值控制器控制，一般为2的整数幂，当模值控制器变化范围为4'b0000～4'b1111时，对应的模值(ktop)的变化范围为23～217。模值的大小决定了跟踪步长：模值越大，跟踪步长越小，锁定时的相位误差越小，但捕获时间加长；模值越小，跟踪步长越大，锁定时的相位误差越大，但捕获时间缩短。脉冲加减本文档来自技高网...

【技术保护点】
一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。

【技术特征摘要】
1.一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。2.如权利要求1所述的一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：所述数字鉴相器为采用Gardner算法实现的数字鉴相器。3.如权...

【专利技术属性】
技术研发人员：戴国良，
申请(专利权)人：福建先创电子有限公司，
类型：发明
国别省市：福建;35