用于宽带宽谐振全局时钟分配的可调扇区缓冲器制造技术

本发明专利技术涉及一种用于宽带宽谐振全局时钟分配的可调扇区缓冲器。一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

【技术实现步骤摘要】
用于宽带宽谐振全局时钟分配的方法和系统
本申请一般地涉及改进的数据处理装置和方法，更具体地说，涉及用于宽带宽谐振全局时钟分配的机制。
技术介绍
在同步数字系统中，时钟信号用于定义该系统中的数据移动的时间参考。时钟分配网络将来自公共点的时钟信号分配给需要该信号的所有元件。因为这种功能对于同步系统的工作而言至关重要，所以更多地关注时钟信号及其分配中使用的电网络的特征。时钟信号通常被视为简单的控制信号；但是，这些信号具有某些非常特殊的特征和属性。时钟信号通常使用最大扇出(fanout)加载，并且在整个同步系统中以任何信号(控制或数据信号)的最高速度工作。因为时钟信号为数据信号提供时间参考，所以时钟波形必须特别干净和尖锐。此外，这些时钟信号尤其受技术扩展的影响，因为当线路尺寸减小时，长的全局互连线路变得电阻明显增加。这种增加的线路电阻是时钟分配对同步性能的重要性增加的一个主要原因。最后，对时钟信号到达时间的任何差异和不确定性的控制可以严重限制整个系统的最大性能，并且产生灾难性的竞争条件，其中不正确的数据信号可能锁存在寄存器中。时钟分配网络通常在芯片消耗的电力中占很大一部分。谐振时钟分配可以节省多达50％的全局时钟电力。现代处理器工作的频率范围宽于谐振电路的带宽。此外，谐振和非谐振时钟模式之间的快速切换将导致不可接受的时钟波形更改。谐振定时获得显著的电感；但是，典型的平面、螺旋电感器导致对电源网格的更多中断和更高级路由。谐振或其它多模式定时网格的不同扇区以不同方式加载，因此单一缓冲器大小并非最优。在最后一刻调整时钟网格调谐，并且扇区负载会变化，从而需要缓冲器调整，这通常在前段制程（FEOL）（其包括为形成晶体管（金属层下面的任何事物）而采取的步骤）之后。
技术实现思路
在一个示例性实施例中，提供一种在数据处理系统中的用于宽带宽谐振时钟分配的方法。所述方法包括基于集成电路的时钟信号的频率而标识所述集成电路的谐振模式。所述集成电路包括多个组件，时钟网格被配置为将所述时钟信号分配给所述多个组件，并且可调扇区缓冲器被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述方法还包括配置所述可调扇区缓冲器以便设置所述时钟信号的延迟和转换速率。所述方法还包括配置至少一个可调电阻开关以便动态地将至少一个电感器切换入或切换出所述时钟分配以实现所标识的谐振模式。在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及多个可调扇区缓冲器级。每个可调扇区缓冲器级被配置为接收所述时钟信号并将输出提供给所述时钟网格。每个可调扇区缓冲器级包括至少一个可选择的可调扇区缓冲器。每个可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。在其它示例性实施例中，提供一种计算机程序产品，其包括具有计算机可读程序的计算机可用或可读介质。所述计算机可读程序在计算设备上执行时，导致所述计算设备执行上面针对所述方法示例性实施例描述的多个操作或操作组合。在另一个示例性实施例中，提供一种系统/装置。所述系统/装置可以包括一个或多个处理器以及耦合到所述一个或多个处理器的存储器。所述存储器可以包括指令，所述指令在由所述一个或多个处理器执行时，导致所述一个或多个处理器执行上面针对所述方法示例性实施例描述的多个操作或操作组合。在本专利技术的实例实施例的以下详细描述中描述了本专利技术的这些和其它特性和优点，或者鉴于本专利技术的实例实施例的以下详细描述，本专利技术的这些和其它特性和优点将对于所属
的普通技术人员而言变得显而易见。附图说明当结合附图阅读时，通过参考以下对示例性实施例的详细描述，可以最佳地理解专利技术本身及其优选使用模式、进一步的目标和优点，这些附图是：图1示出根据一个示例性实施例的多模式谐振时钟分配；图2示出根据一个示例性实施例的谐振时钟的调谐；图3示出双电感器实施例的电力节省；图4是示出根据一个示例性实施例的用于配置多模式谐振时钟分配的机制的操作的流程图；图5示出根据一个示例性实施例的四扇区多模式谐振时钟分配；图6示出根据一个示例性实施例的可编程扇区缓冲器；图7A示出根据一个示例性实施例的可编程扇区缓冲器的输出下降转换、延迟和功率控制；图7B示出根据一个示例性实施例的可编程扇区缓冲器的输出上升转换、延迟和功率控制；图8示出根据一个示例性实施例的全强度扇区缓冲器的实现；图9示出根据一个示例性实施例的在缓冲器大小过程调谐上的延迟更改和转换；图10示出根据一个示例性实施例的随扇区缓冲器的编程强度而增加延迟；图11示出根据一个示例性实施例的随扇区缓冲器的编程强度而减小延迟；图12示出根据一个示例性实施例的用于减小内置于扇区缓冲器的驱动器中的直通电流的非重叠切换；图13A-13D示出根据一个示例性实施例的后段制程可替换的缓冲器设计；图14示出根据一个示例性实施例的单个电感器的开关块；图15示出根据一个示例性实施例的在栅极输入端具有RC滤波器的开关设计；图16示出根据一个示例性实施例的开关电阻随编程阶梯（step）的更改；图17示出根据一个示例性实施例的用于进入谐振模式的阶梯模式；图18A示出根据一个示例性实施例的可调谐振开关及其控制逻辑控制结构；图18B示出根据一个示例性实施例的可调谐振开关及其控制逻辑控制结构；图19A示出根据一个示例性实施例的全通门可调谐振开关；图19B示出根据一个示例性实施例的仅针对高频模式增量地启用全通门的全通门实施例；图20示出根据一个示例性实施例的组合式数字和电压调谐谐振开关；图21示出根据一个示例性实施例的模拟电压斜坡可调谐振开关；图22示出根据一个示例性实施例的用于从非谐振模式切换到谐振模式的电压逐渐上升以及用于从谐振模式切换到非谐振模式的电压逐渐下降；图23示出根据一个示例性实施例的具有平台的电压斜坡；图24示出根据一个示例性实施例的模拟泵和控制谐振开关；以及图25示出根据一个示例性实施例的细长电感器。具体实施方式示例性实施例提供一种用于宽带宽谐振全局时钟分配的机制。示例性实施例使用多个并联的电感器，可以根据当前处理器频率动态切换这些电感器以便调整时钟网格的谐振频率。这将非谐振模式推送到低功率频率，其中可以容许电感器切换导致的功率增加。示例性实施例提供一种开关，其具有缓慢导通的可变电阻。在时钟分配处缓慢引入偏压节点的额外电容，使得突然负载更改不会影响时钟信号。每个感性负载可以具有与其电容匹配的唯一开关。示例性实施例提供一种细长电感器结构，其提供足够的电感以实现谐振定时。这损失了一些质量；但是，因为螺旋电感器中的通量捕获很少，所以损失并不明显。示例性实施例还提供一种可编程缓冲器，其在编程范围内具有可调延迟和转换速率。可编程缓冲器提供两种程度的调谐，包括具有一致前段制程足迹的过程、全强度设计时调谐，以及接通和关断驱动器各部分的动态调谐。可编程缓冲器在所有编程和可调步骤上具有恒定的前段制程（F本文档来自技高网...

【技术保护点】
一种宽带宽谐振时钟分配，包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格，其中所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

【技术特征摘要】
2013.02.05 US 13/759,6461.一种宽带宽谐振时钟分配系统，包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格，其中所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率；其中所述可调扇区缓冲器接收使能信号和所述时钟信号，其中所述可调扇区缓冲器包括“或非”门，所述“或非”门接收所述时钟信号和反相后的使能信号并将输出提供给第一反相器，其中所述可调扇区缓冲器还包括“与非”门，所述“与非”门接收所述时钟信号和所述使能信号并将输出提供给第二反相器，其中所述可调扇区缓冲器还包括多个“或非”门指、多个第一反相器指、多个“与非”门指以及多个第二反相器指。2.根据权利要求1的时钟分配系统，其中基于所述时钟信号的频率而确定所标识的谐振或非谐振模式。3.根据权利要求1的时钟分配系统，其中所述可调扇区缓冲器还包括串联的第一晶体管和第二晶体管，其中所述第一晶体管的栅极节点连接到所述第一反相器的输出端，所述第一晶体管的源极节点连接到第一参考电压，其中所述第二晶体管的栅极节点连接到所述第二反相器的输出端，所述第二晶体管的漏极节点连接到第二参考电压，并且其中所述第一晶体管的漏极节点连接到所述第二晶体管的源极节点，其中所述第二晶体管的所述源极节点提供所述可调扇区缓冲器的输出。4.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：配置所述“或非”门以便具有第一β值、配置所述第一反相器以便具有第二β值、配置所述“与非”门以便具有第三β值，其中所述第一β值、所述第二β值、所述第三β值以及第四β值基于所标识的谐振或非谐振模式而控制转换速率和延迟。5.根据权利要求4的时钟分配系统，其中配置所述可调扇区缓冲器包括配置所述“或非”门、所述第一反相器、所述“与非”门以及所述第二反相器，使得所述第一β值、所述第二β值、所述第三β值以及所述第四β值防止输出中的直通电流。6.根据权利要求1的时钟分配系统，其中配置所述可调扇区缓冲器包括：将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连以获得较大增益或较大驱动器大小。7.根据权利要求6的时钟分配系统，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联。8.根据权利要求7的时钟分配系统，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以线性阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。9.根据权利要求7的时钟分配系统，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以几何阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。10.根据权利要求6的时钟分配系统，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：在所述集成电路的金属层中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。11.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连以获得较小增益、较小驱动器、较低功率。12.根据权利要求11的时钟分配系统，其中将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连包括：将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联。13.根据权利要求12的时钟分配系统，其中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联包括：以线性阶梯将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连。14.根据权利要求12的时钟分配系统，其中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联包括：以几何阶梯将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。15.根据权利要求11的时钟分配系统，其中将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连包括：在所述集成电路的金属层中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连。16.根据权利要求3的时钟分配系统，其中配置所述可调扇区缓冲器包括：使用第一沟道宽度配置所述第一晶体管以及使用第二沟道宽度配置所述第二晶体管，其中所述第一沟道宽度和所述第二沟道宽度控制转换速率和功率级别。17.根据权利要求3的时钟分配系统，其中所述可调扇区缓冲器还包括多个第一晶体管指和多个第二晶体管指。18.根据权利要求17的时钟分配系统，其中配置所述可调...

【专利技术属性】
技术研发人员：T·J·布赛罗，A·J·德拉克，R·A·格罗韦斯，J·D·希伯勒，Y·I·金，方良得，W·R·雷奥尔，P·J·莱斯特尔，M·G·R·汤姆森，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US