电子电路制造技术

本发明专利技术提供一种电子电路，其包含：双极性器件；与上述双极性器件并联地连接的单极性器件；以及，与上述双极性器件及单极性器件连接的输出线。上述单极性器件和上述输出线之间的电感比上述双极性器件和上述输出线之间的电感小。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及逆变器电路（inverter circuit) 、变换器电路（converter circuit）等的电子电路。
技术介绍
MOSFET（Metal－Oxide－Semiconductor Field Effect Transistor：金属氧化物半导体场效应管）作为逆变器电路、变换器电路等的电子电路的开关元件来使用。在MOSFET中寄生有作为双极性器件的PN结二极管（体二极管）。在使用MOSFET的电子电路中，当电流流过寄生于MOSFET的PN结二极管（体二极管）时，器件特性有可能恶化。具体地讲，当电流流过PN结二极管时，在MOSFET中存在结晶缺陷部的情况下，电子和空穴在结晶缺陷部进行再结合，结晶缺陷部有可能扩大。特别是，由以SiC为主的半导体材料制作的SiCMOSFET中，当电流流过PN结二极管时，产生正向恶化。更具体地讲，已知在SiC半导体结晶中存在被称为基面位错（BPD：Basal Plane Dislocation）的结晶缺陷。BPD中的结晶结构与其它部分的结晶结构不同，该结晶的能带隙比SiC半导体本来的能带隙更小。因此，BPD易于成为电子和空穴的再结合中心。因此，当正向电流流过PN结部时，BPD扩大，成为面缺陷（堆垛层错（stacking fault））。由此，SiCMOSFET的导通电阻增大。因此，为了防止电流流过PN结二极管，建议将工作电压比PN结二极管低的肖特基势垒二极管（Schottky Barrier Diode）与PN结二极管并联连接的电路结构。专利文献1 ：日本特开2006－310790号公报但是，在采用了并联连接肖特基势垒二极管的电路结构的情况下，也产生电流流过PN结二极管的现象。本申请的专利技术者发现了该现象起因于通过肖特基势垒二极管的电流路径的寄生电感而发生。即，当电流流过肖特基势垒二极管时，由通过肖特基势垒二极管的电流路径的寄生电感而产生反电动势。当该反电动势达到与肖特基势垒二极管并联连接的PN结二极管的正向起始电压时，电流流过该PN结二极管。
技术实现思路
本专利技术的目的在于，提供一种能抑制电流流过双极性器件的电子电路。该专利技术提供一种电子电路，其包含：双极性器件；与所述双极性器件并联地连接的单极性器件；与所述双极性器件及单极性器件连接的输出线。而且，所述单极性器件和所述输出线之间的电感比所述双极性器件和所述输出线之间的电感小。本专利技术中上述的、或者进一步的其它目的、特征及效果通过参照附图进行如下叙述的实施方式的说明变得更加清楚。 附图说明图1是表示涉及本专利技术第一实施方式的逆变器电路的电气电路图；图2是表示图1的模块的内部结构的图解的平面图；图3是表示图2的封装的内部结构的图解的侧面图；图4是表示涉及本专利技术第二实施方式的逆变器电路的电气电路图；图5是表示涉及本专利技术第三实施方式的逆变器电路的电气电路图；图6是表示涉及本专利技术第四实施方式的逆变器电路的电气电路图；图7是表示涉及本专利技术第五实施方式的变换器电路的电气电路图；图8是表示涉及本专利技术第六实施方式的变换器电路的电气电路图。具体实施方式该专利技术的一实施方式提供一种包含双极性器件、与所述双极性器件并联地连接的单极性器件、以及与所述双极性器件及单极性器件连接的输出线的电子电路。所述单极性器件和所述输出线之间的电感比所述双极性器件和所述输出线之间的电感小。双极性器件也可以是PN结二极管。另外，单极性器件也可以是肖特基势垒二极管。双极性器件和输出线的连接方式也可以是下面的第一连接方式或第二连接方式的任一种。在第一连接方式中，双极性器件通过连接线与单极性器件连接，单极性器件通过其它的连接线与输出线连接。在第二连接方式中，双极性器件不与单极性器件连接，而与输出线连接。即，双极性器件及单极性器件通过个别的连接线分别与输出线连接。在第一连接方式中，存在基于双极性器件和单极性器件之间的连接线而产生的电感，且存在基于单极性器件和输出线之间的连接线而产生的电感。因此，单极性器件和输出线之间的电感比双极性器件和输出线之间的电感小。在第一连接方式中，当电流流过单极性器件时，通过单极性器件和输出线之间的电感，产生反电动势。但是，由于双极性器件与单极性器件连接，所以与单极性器件的工作电压（在肖特基势垒二极管中，为正向起始电压）相当的电压只作用在双极性器件。由于双极性器件的工作电压比单极性器件的工作电压低，所以电流不会流过双极性器件。因此，即使双极性器件中存在结晶缺陷部，也能抑制结晶缺陷部的扩大。在第二连接方式中，当电流流过单极性器件时，通过基于单极性器件和输出线之间的连接线而产生的电感，也产生反电动势。但是，由于基于单极性器件和输出线之间的连接线而产生的电感比双极性器件和输出线之间的电感小，所以通过单极性器件和输出线之间的较小的电感而产生的反电动势被双极性器件和输出线之间的较大的电感吸收。因此，电流不会流过双极性器件。因此，即使双极性器件中存在结晶缺陷部，也能抑制结晶缺陷部扩大。在本专利技术的一实施方式中，所述双极性器件是由以SiC主的半导体材料制作的SiC半导体器件。在SiC半导体器件中，由于存在被称为基面位错（BPD：Basal Plane Dislocation）的结晶缺陷，所以当正向电流流过PN结部时，BPD扩大，成为面缺陷。该结构中，在电流流过单极性器件的情况下，能抑制电流流过作为双极性器件的SiC半导体器件（PN结部）。由此，能抑制存在于SiC半导体器件中的BPD扩大。在本专利技术的一实施方式中，基于所述单极性器件和所述输出线之间的电感而产生的反电动势为2.0V以上。可以认为双极性器件的工作电压（例如PN结二极管的正向起始电压）为2.0V程度。因此，在基于单极性器件和输出线之间的电感而产生的反电动势不足2.0V时，电流原本就不会流过双极性器件。因此，在基于单极性器件和输出线之间的电感而产生的电动势为2.0V以上的情况下，能得到基于本专利技术的实质性的效果。在本专利技术的一实施方式中，所述双极性器件包含PN结二极管，所述单极性器件包含肖特基势垒二极管。当电流流过肖特基势垒二极管时，基于肖特基势垒二极管和输出线之间的电感而产生反电动势。在上述的第一连接方式中，由于PN结二极管与肖特基势垒二极管连接，所以只有与肖特基势垒二极管的正向起始电压相当的电压才作用于PN结二极管。由于PN结二极管的正向起始电压比肖特基势垒二极管的正向起始电压低，所以电流不会流过PN结二极管。在上述第二连接方式中，肖特基势垒二极管和输出线之间的电感比PN结二极管和输出线之间的电感小。因此，基于肖特基势垒二极管和输出线之间的电感而产生的反电动势被PN结二极管和输出线之间的电感吸收。因此，电流不会流过PN结二极管。在本专利技术的一实施方式中，还包含：将所述PN结二极管的阳极与所述肖特基势垒二极管的阳极进行连接，并且寄生有电感的连接金属部件，所述肖特基势垒二极管的阳极与所述输出线连接。连接金属部件也可以是导线、带或框。当电流流过肖特本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.27 JP 2010-1213751.一种电子电路，其中，包含：
双极性器件；
与所述双极性器件并联地连接的单极性器件；以及
与所述双极性器件及单极性器件连接的输出线，
所述单极性器件和所述输出线之间的电感比所述双极性器件和所述输出线之间的电感小。
2.根据权利要求1所述的电子电路，其中，
所述双极性器件是由以SiC为主的半导体材料制作的SiC半导体器件。
3.根据权利要求1或2所述的电子电路，其中，
由所述单极性器件和所述输出线之间的电感产生的反电动势为2.0V以上。
4.根据权利要求1～3中任一项所述的电子电路，其中，
所述双极性器件包含PN结二极管，所述单极性器件包含肖特基势垒二极管。
5.根据权利要求4所述的电子电路，其中，
还包含：将所述PN结二极管的阳极与所述肖特基势垒二极管的阳极进行连接，并且寄生有电感的连接金属部件，
所述肖特基势垒二极管的阳极与所述输出线连接。
6.根据权利要求4所述的电子电路，其中，
还包含：将所述PN结二极管的阴极与所述肖特基势垒二极管的阴极进行连接，并且寄生有电感的连接金属部件，
所述肖特基势垒二极管的阴极与所述输出线连接。...

【专利技术属性】
技术研发人员：奥村启树，
申请(专利权)人：罗姆股份有限公司，
类型：
国别省市：