电路结构制造技术

本发明专利技术一实施例提供一种电路结构，该电路结构包括：基底，包括较高部分及较低部分；图案化掩模层，位于基底的较高部分上，且与较高部分直接接触，图案化掩模层包括多个间隔；缓冲／成核层，沉积于基底之上，且位于图案化掩模层的间隔之中；以及三－五族化合物半导体层，位于图案化掩模层的间隔之中，且位于缓冲／成核层之上，并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层的间隔上形成连续层。本发明专利技术可消除可能影响三－五族化合物半导体材料的结晶成长的不利的非晶结构，增进三－五族化合物半导体层的品质。

【技术实现步骤摘要】

本专利技术涉及半导体电路工艺(semiconductor circuit manufacturingprocesses)，且尤其涉及形成三-五族化合物半导体薄膜(III_V compoundsemiconductor films)。
技术介绍
近年来，三-五族化合物半导体(例如氮化镓(GaN)及其相关合金)基于在电子 及光电元件方面的应用前景，已获热烈研究。利用三-五族化合物半导体的潜在光电元 件的特定例子包括蓝光发光二极管(blue light emittingdiodes)、激光二极管(laser diodes)、及紫外线光电探测器(ultra-violetphotodetectors)。许多三-五族化合物半导 体的高能隙(large band gap)及高电子饱和速度(high electron saturation velocity) 还使这些半导体成为应用在高温及高速的功率电子产品的候选材料。三-五族化合物半导体氮化镓的外延成长薄膜广泛地用于发光二极管的制作。遗 憾地，氮化镓外延薄膜必需在非氮化镓的基底上成长，这是因为氮在一般用以成长块材晶 体的温度下的平衡压力很高，使得氮化镓块材晶体(bulk crystal)极端地难以获得。由 于缺乏氮化镓基底的适合块材晶体成长方法，氮化镓一般于不同的基底上外延沉积，基底 例如是硅、碳化硅(SiC)、及蓝宝石(sapphire，A1203)基底。然而，在不同的基底上成长 氮化镓是困难的，因这些基底具有不同于氮化镓的晶格常数(lattice constants)及热 膨胀系数(thermal expansion coefficients) 0假如于硅晶底上成长氮化镓的困难得以 克服，以硅基底成长氮化镓将引人注目，因硅基底具有低成本、大直径尺寸、高结晶及表面 nnM (high crystal and surface quality)、导电(controllableelectrical conductivity)、及高导热度(high thermal conductivity)等优点。硅基底的使用还 可使氮化镓系的光电元件(GaN based optoelectronic devices)与硅系的电子元件 (silicon-based electronic devices)之间的整合更为容易。此外，由于缺乏用以成长氮化镓薄膜的基底，氮化镓薄膜的尺寸因而受限。因于不 同基底上成长氮化镓薄膜所造成的大应力可能使薄膜弯曲(bow)。此弯曲可导致许多不利 的效应。第一，大量的缺陷(如插排，dislocations)将可能于氮化镓结晶薄膜中产生。第 二，最终形成的氮化镓薄膜的厚度将较不均勻，会造成形成于氮化镓薄膜上的光电元件所 发出的光线的波长偏移。第三，裂缝(cracks)可能于高应力的氮化镓薄膜中产生。为了减低氮化镓薄膜中的应力及插排的数目，外延横向成长法 (epitaxiallateral overgrowth technique, EL0G)已被用来于不同基底上形成氮化镓薄 膜。图1及图2显示公知的外延横向成长法工艺。如图1所示，提供基底10。于基底10上 形成底层(under-layer) 12，其包括氮化半导体(即三-五族化合物半导体，且其中第五族 的元素为氮)，例如氮化镓。接着，于底层12上形成介电掩模14 (dielectric mask)。接着， 外延成长三-五族化合物半导体层16，其中外延成长包括垂直成长分量(vertical growth component)及横向成长分量(lateral overgrowth component),其最终造成连续的三-五族化合物半导体层16。在图2中，形成额外的掩模层18，并接着成长三-五族化合物半导 体层19。再者，此成长包括垂直成长及横向成长，使得三_五族化合物半导体层19最终成 为连续层(continuous layer)。显示于图1及图2的三-五族化合物半导体薄膜的形成方法遭遇一些妨碍。第 一，在基底10包括硅的情形中，基底中的硅可能与底层12中的氮发生反应而形成氮化硅。 所不欲形成的氮化硅于硅基底10与底层12之间的界面处形成一非晶披覆(amorphous overcoat)。非晶披覆不利地影响随后所成长的三-五族化合物半导体薄膜的薄膜品质。此 外,氮化硅具有高电阻率，因而妨碍垂直光电元件(vertical optoelectronic devices)的 形成，其中两连至光电元件的接点形成于基底10的相反侧上。因此，业界急需可克服上述 缺点的三_五族化合物半导体薄膜的形成方法。
技术实现思路
本专利技术的目的在于提供一种电路结构，以克服上述公知技术的缺陷。本专利技术一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；图案化 掩模层，位于基底的较高部分上，且与较高部分直接接触，图案化掩模层包括多个间隔；缓 冲/成核层，沉积于基底之上，且位于图案化掩模层的间隔之中；以及三_五族化合物半导 体层，位于图案化掩模层的间隔之中，且位于缓冲/成核层之上，并进一步延伸至间隔之上 而于图案化掩模层及图案化掩模层的间隔上形成连续层。本专利技术另一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；中间 层，设置于基底的较高部分之上；缓冲/成核层，设置于中间层之上；三_五族化合物半导 体底层，设置于缓冲/成核层之上；图案化掩模层，位于三-五族化合物半导体底层之上，图 案化掩模层包括多个间隔；以及三-五族化合物半导体层，设置于图案化掩模层中的间隔 之中，并进一步延伸至间隔之上，而于图案化掩模层及图案化掩模层中的间隔之上形成连 续层。本专利技术又一实施例提供一种电路结构，包括基底，包括较高部分及较低部分；中间 层，设置于基底的较高部分之上；图案化掩模层，位于中间层之上，且与中间层直接接触，图 案化掩模层包括多个间隔；缓冲/成核层，设置于中间层之上，且位于图案化掩模层中的间 隔之中；以及三-五族化合物半导体层，设置于图案化掩模层中的间隔之中，且位于缓冲/ 成核层之上，并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层中的间隔之上形 成连续层。本专利技术实施例具有许多优点。借着隔离硅基底与可能与之反应的元素(例如， 氮)，可消除可能影响三-五族化合物半导体材料的结晶成长的不利的非晶结构。三-五 族化合物半导体层的横向成长使插排的形成减少，因而增进三-五族化合物半导体层的品 质。附图说明图1及图2显示形成三_五族化合物半导体薄膜的公知工艺。图3-图5显示根据本专利技术一实施例的工艺剖面图，其中掩模层直接形成于基底 上。图6-图7显示根据本专利技术另一实施例的工艺剖面图，其中预籽晶层或过渡层隔离 基底与其上的三-五族化合物半导体材料。图8及图9显示根据本专利技术又一实施例的工艺剖面图，其中三_五族化合物半导 体层及中间层(预籽晶层或过渡层)隔离基底与其上的三-五族化合物半导体材料。图10显示本专利技术又一实施例中，包括借着横向成长而形成的三-五族化合物半导 体薄膜的晶片，其中三-五族化合物半导体层的部分自切割线的相反侧上的芯片成长，而 不会因横向成长而彼此连结。其中，附图标记说明如下10,20 基底；12 . 底层；14 . 掩模；16、19本文档来自技高网...

【技术保护点】
一种电路结构，包括：一基底，包括一较高部分及一较低部分；一图案化掩模层，位于该基底的该较高部分上，且与该较高部分直接接触，该图案化掩模层包括多个间隔；一缓冲／成核层，沉积于该基底之上，且位于该图案化掩模层的所述多个间隔之中；以及一三－五族化合物半导体层，位于该图案化掩模层的所述多个间隔之中，且位于该缓冲／成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层的所述多个间隔上形成一连续层。

【技术特征摘要】
US 2008-8-11 61/087,921一种电路结构，包括一基底，包括一较高部分及一较低部分；一图案化掩模层，位于该基底的该较高部分上，且与该较高部分直接接触，该图案化掩模层包括多个间隔；一缓冲/成核层，沉积于该基底之上，且位于该图案化掩模层的所述多个间隔之中；以及一三-五族化合物半导体层，位于该图案化掩模层的所述多个间隔之中，且位于该缓冲/成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层的所述多个间隔上形成一连续层。2.如权利要求1所述的电路结构，其中该基底的该较高部分相较于该基底的该较低部 分具有一较高碳浓度。3.如权利要求2所述的电路结构，其中该基底的该较高部分中的碳浓度较该基底的该 较低部分中的碳浓度高出1000倍。4.如权利要求1所述的电路结构，还包括一中间层，设置于该缓冲/成核层之下，且位 于该图案化掩模层中的该间隔之中。5.如权利要求4所述的电路结构，其中该中间层是一预籽晶层或一过渡层。6.如权利要求1所述的电路结构，其中该缓冲/成核层包括一三_五族化合物半导体、 一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。7.如权利要求1所述的电路结构，其中该掩模层包括一介电材料、一金属、或一金属合金。8.如权利要求1所述的电路结构，还包括一额外图案化掩模层，设置于该三_五族化合物半导体层之上，该额外图案化掩模层 包括多个间隔；以及一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之 中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模 层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。9.一种电路结构，包括一基底，包括一较高部分及一较低部分； 一中间层，设置于该基底的该较高部分之上； 一缓冲/成核层，设置于该中间层之上； 一三_五族化合物半导体底层，设置于该缓冲/成核层之上； 一图案化掩模层，位于该三_五族化合物半导体底层之上，该图案化掩模层包括多个 间隔；以及一三_五族化合物半导体层，设置于该图案化掩模层中...

【专利技术属性】
技术研发人员：余振华，余佳霖，陈鼎元，邱文智，林宏达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]