低介电常数层间绝缘膜及低介电常数层间绝缘膜的成膜方法技术

本发明专利技术的低介电常数层间绝缘膜，通过等离子体CVD法形成，至少含有碳和硅，碳相对于硅的比率为2.5以上，且相对介电常数为3.8以下。此外，本发明专利技术的低介电常数层间绝缘膜的成膜方法，具有通过等离子体CVD法使至少含有碳和硅的绝缘膜材料成膜的工序，作为所述绝缘膜材料不使用烃，在形成的低介电常数层间绝缘膜中，碳相对于硅的比率为2.5以上，且相对介电常数为3.8以下。

【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及。本申请基于2010年3月I日在日本申请的日本特愿2010-044263号主张优先权，在此引用其内容。
技术介绍
近年来，随着半导体装置的高集成化，配线层被微细化，然而被指出了若使用微细的配线层，则配线层中的信号延迟的影响增大，妨碍信号传递速度的高速化的问题。该信号延迟与配线层的电阻和配线层间容量成比例，因此为了实现高速化，要求配线层的低电阻化以及配线层间容量的降低。 因此，最近作为构成配线层的材料，替代现有的铝而使用电阻率低的铜，而且为了降低配线层间容量，使用相对介电常数低的层间绝缘膜。例如，虽然SiO2膜具有4. I的相对介电常数、SiOF膜具有3. 7的相对介电常数，但是逐渐使用相对介电常数更低的SiOCH膜或有机膜。然而，由于SiOCH膜或有机膜形成有大量的空孔或空隙，因此配线铜容易扩散到绝缘膜内，该铜的扩散成为绝缘破坏的主要原因，导致配线的可靠性降低。因此，为了防止铜的扩散，多在铜配线的周边形成具有扩散阻挡性的、空孔或空隙少的绝缘膜(以下成为阻挡膜)。对于该阻挡膜，也要求在不会增加空孔或空隙、保持扩散阻挡性的状态下实现低介电常数化(参照专利文献I、专利文献2)。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：清水秀治，永野修次，大桥芳，加田武史，菅原久胜，
申请(专利权)人：大阳日酸株式会社，三化研究所股份有限公司，
类型：
国别省市：