一种肖特基二极管与金属氧化半导体场效晶体管(MOSFET)的整合结构及其制造方法。该整合结构提供一增加接触面积的肖特基二极管，该接触面积介于一肖特基势垒金属以及一半导体基板之间。较大的肖特基接面接触面积能降低横跨该肖特基二极管的顺向电压，进而提升该肖特基二极管的特性以及效能。本发明专利技术同时披露了具有多个沟槽及多个上部平台的肖特基二极管，通过所述沟槽与平台形成更大的肖特基接触面面积，同时，缩小两沟槽间的间距尺寸，由此提升在至少两个MOSFET之间的沟槽使用率。
【技术实现步骤摘要】
本专利技术涉及一种金氧半场效晶体管(MOSFET)技术，具体涉及一种整合肖特基二极管的金氧半场效晶体管(MOSFET)的结构与制造该结构的制造方法。
技术介绍
电源转换器经常应用于一个典型的脉冲宽度调制(PWM)电路，其目标是产生一直流-直流转换器的输出电压，该转换器的功率高边金属氧化半导体场效晶体管(MOSFET)以及该功率低边MOSFET可修正该输出电压的功率。在操作当中，功率低边(low side, LS)MOSFET由关闭态切换到开启态通常需要较长的时间，在此时间周期里，当作用于漏极的电压高于源极的电压时，一内建二极管会开启，一电流会经由漏极穿过该内建二极管并通往功率高边M0SFET，造成在功率高边MOSFET端有功率的损失。因此，为防止内建二极管开启， 可通过一肖特基二极管与该内建二极管并联以消除该内建二极管的反向恢复的功率损失。肖特基二极管的顺向偏压决定于该组件金属与半导体之间的接触面积，又称为肖特基接面面积，越大的肖特积接面面积降低了该组件的顺向电压降及增加电流流量。因此，当一肖特基二极管与一内建二极管并联且横跨一 MOSFET的漏极及源极电极时，拥有较大的肖特基接面面积，能更有效的降低顺传导的功率损失，进而增进其功率使用的效率。当功率转换器设计持续朝向更高的电压以及更高的切换速度时，如何将肖特基二极管整合于一 MOSFET组件就变成一很重要的工作。在美国专利公开号2010/0258897 —案中披露了一设置在一 MOSFET组件的一沟槽接面势垒肖特基二极管，以达到上述目标，其中，前述专利技术的沟槽接面势垒肖特基二极管设置在该MOSFET的单元区中。在组件设计日益缩小的趋势中，该专利技术的肖特基接面面积无法有效的缩小，以至于肖特基二极管的顺向电压差无法有效下降，进而降低组件的使用效率。
技术实现思路
为了克服上述现有技术存在的缺陷，本专利技术提出了一种肖特基二极管与金属氧化半导体场效晶体管的整合结构及其制造方法，该结构提供一增加接触面积的肖特基二极管，该接触面积介于一肖特基势垒金属以及一半导体基板之间，利用较大的肖特基接面接触面积以降低横跨该肖特基二极管的顺向电压及增加电流流量，进而提升该肖特基二极管的特性及效能。在本专利技术的一具体实施中，披露了一种增加接触面积的沟槽接面势垒肖特基二极管结构，且形成于该肖特基势垒金属以及该半导体基板之间，其中至少包含一沟槽设置在两个MOSFET之间以及一上部平台邻近该沟槽，一势垒金属覆盖在该沟槽内部表面且延伸覆盖至该上部平台，以提升该肖特基接面的接触面积。此外，为防止漏电流从两个边墙的相反侧流经该沟槽底部之下，依据一预定的浓度值参杂于该沟槽底部之下的区域中使之成为一第二传导型。本专利技术同时披露了具有多个沟槽及多个上部平台的肖特基二极管，通过所述沟槽与平台形成更大的肖特基接触面面积，同时，令两沟槽间的间距尺寸得以缩小，由此提升在MOSFET之间的沟槽使用率。本专利技术同时披露了一种肖特基二极管与MOSFET整合结构的制造方法，利用一绝缘层覆盖在基板且延伸覆盖至两沟槽间的上部平台之上，再使用光罩移除覆盖在上部平台的绝缘层；或者，不使用光罩来移除该覆盖在上部平台的绝缘层。本专利技术同时披露了一肖特基二极管与MOSFET整合结构，是利用一接触金属将该沟槽接面势垒肖特基结构与该MOSFET的源极作电性连结。附图说明图IA为一种沟槽接面势垒肖特基结构的剖视图；图IB为图IA的另一剖视图； 图IC为一种包含防护层的沟槽接面势垒肖特基结构的剖视图；图ID为制造该肖特基二极管的流程图；图2为将该肖特基二极管整合至一金氧半晶体管中的剖视图；图3为使用一光罩制作一肖特基二极管的流程图；图4A到4D为使用该光罩以及该制作流程的流程图；图5为不使用一光罩制作一肖特基二极管的流程图；图6A到6D为不使用该光罩以及制作该肖特基二极管的流程图。附图标记说明:100，200，300，400为η型半导体基板;102，202，306，406为沟槽；106a，212a，313a，413a 为第一边墙；106b，212b，313b，413b 第二边墙;108，207 为底部平台；214，312为平台；104a为第一上部平台；104b为第二上部平台；107，208，310，412为肖特基势垒金属；110，210，307，407为防护区；111为空乏区；S1 S4，Sll S17，S21 S26为制程步骤;204，316，414为接触金属;302，402为孤立区;304，404为单元区；308，408为源极电极；309,409为闸极电极;303，403为内部井；305,405为绝缘层;311，411为接触孔。具体实施例方式本专利技术的详细说明在随后描述，这里所描述的较佳实施例是作为说明和描述的用途，并非用来限定本专利技术的范围。第一实施例图IA说明本专利技术的肖特基二极管的剖面图。一 η型半导体基板100设有一沟槽102，该沟槽102包含一第一边墙106a、一第二边墙106b及一底部平台108，该第二边墙106b的位置相对于第一边墙106a。该底部平台108形成在该沟槽102的一端，沟槽102的另一端则形成一沟槽开孔相对应于该底部平台108。在该沟槽开孔的旁边，有一紧邻该沟槽的上部平台，例如，一第一上部平台104a邻近该沟槽102的右侧以及一第二上部平台104b邻近该沟槽102的左侧。该沟槽102的内部表面由该第一边墙106a、该第二边墙106b以及该底部平台108的表面构成。一肖特基势垒金属107覆盖在该沟槽102的内部表面，并延伸覆盖至该第一上部平台104a以及该第二平台104b，以使多个肖特基接面形成于该第一上部平台104a、第二上部平台104b、第一边墙106a、第二边墙106b以及底部平台108，所述接面形成一肖特基二极管。覆盖在该η型半导体基板100的肖特基势垒金属107的面积为该接面肖特基结构的接面面积。该接面面积将影响该肖特基接面的势垒高度，并在操作时影响该肖特基结构的顺向偏压差。本专利技术的肖特基势垒金属107除了覆盖在第一边墙106a、第二边墙106b以及底部平台108，且延伸覆盖在该第一上部平台104a以及该第二平台104b的接面面积，则进而增加了该肖特基二极管的接面面积。请一并参考图1B，该图为图IA中虚线B-B’的剖面图。肖特基二极管全部的接面面积(Area)可表示为如下之方程式(I)Area = (tl+2Xd+t2+w) XL(I) 其中，tl为该第二上部平台104b的宽度、t2为该第一上部平台104a的宽度、w为该沟槽102的宽度、d为该沟槽102的深度以及L为该第一上部平台104a、该第二上部平台104b、该第一边墙106a以及该第二边墙106b的接触面的长度。前述肖特基势垒金属107包含Ti/TiN、Co/TiN、Pt/TiN、Mo/TiN、Ni/TiN或其结合，以形成不同肖特基势垒高度的肖特基接面，但并不局限。请参考图1C，一防护区110位于该沟槽底部之下，且参杂一预定浓度值的P型参杂物，该防护区Iio与该η型半导体基板100间形成一空乏区111。该空乏区111防止了由该沟槽102的两边墙106a、106b分别形成的两个肖特基接面所产生的漏电流穿过该沟槽102底部之下的防护区110。该空乏区1本文档来自技高网...
【技术保护点】
一种沟槽接面势垒肖特基及金氧半场效晶体管的整合结构，其特征在于，该结构包含一金氧半场效晶体管和一沟槽接面势垒肖特基；所述金氧半场效晶体管包括一源极电极，且该金氧半场效晶体管形成在一第一传导型的半导体基板中；所述沟槽接面势垒肖特基形成于该第一传导型的半导体基板中，并邻近于该金氧半场效晶体管，其包含：一第一沟槽，设在该第一传导型的半导体基板上；一第一上部平台，邻近该第一沟槽；一肖特基二极管势垒金属，覆盖在该第一沟槽的内部表面，并延伸至该第一上部平台上；以及一接触金属，覆盖在该肖特基二极管势垒金属之上，其中该接触金属电性连结该源极电极。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：戴嵩山，李柏贤，杨国良，廖显皜，
申请(专利权)人：大中集成电路股份有限公司，
类型：发明
国别省市：
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