本发明专利技术涉及半导体器件技术领域，特别是栅体通过反偏肖特基结连接ＳＯＩ动态阈值晶体管的方法。包括：ＳＯＩ衬底（３）；形成在ＳＯＩ顶层硅膜（１）内的晶体管，其中所述晶体管包括栅电极（５５），栅氧化层（５１），漏电极（５２），源电极（５３）（源漏可以互换）和体区（５４）；连接到晶体管栅电极（５５）和体区（５４）之间的反偏肖特基结（５０）；用金属（０２）将栅电极（５５）和体引出部分（１０）电学相连；以及器件之间必要的电学隔离。本发明专利技术的晶体管适用于低压低功耗高速集成电路领域。
【技术实现步骤摘要】
本专利技术涉及半导体器件
，特别是一种栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管结构和相关的工艺方法。
技术介绍
第一个SOI动态阈值晶体管(DTMOS)结构，同时也是首个真正的DTMOS，由IBM Fariborz Assaderaghi等人于1994年提出，引起研究者的广泛兴趣。这种器件结构的栅电极和体区直接相连，与传统CMOS工艺兼容并且能够有效地解决纳米尺度器件所存在的工作电压和阈值电压之间的矛盾在关态情况下，器件具有较高的阈值电压，从而降低漏电流；在开态情况下，器件具有较低的阈值电压，从而提高驱动了能力。DTMOS降低了沟道方向的垂直电场强度，因此提高了载流子迁移率，并且增加沟道中载流子浓度，拥有接近理想的亚阈值斜率。DTMOS被认为是面向低压、低功耗、高速移动系统和SOC的很有前景的一种器件结构。DTMOS的工作原理，以栅体直接连接动态阈值晶体管为例，是通过铝等金属将栅和体短接，从而使体电位跟随栅电位等幅变化。当栅电位为高电平时，体源二极管正向偏置，在栅电位为低电平时，体源二极管零偏或者反偏，从而调节阈值电压，达到改善驱动能力的目的。栅体直接连接动态阈值晶体管工作的电源电压不能超过0.6伏，否则将会导致体源寄生二极管的开启，引起电流突然变大，功耗增加。因此，栅体直接连接动态阈值晶体管的工作电压有0.6伏的约束条件。由于工作电压的限制，使得栅体直接连接动态阈值晶体管不能和同一代技术的普通晶体管相兼容。为了将动态阈值晶体管的优势拓展到1伏以上，并能够于同一代技术的普通晶体管共用一种电源，同时进一步提高电路的工作速度，本专利技术提出了一种栅体通过反偏肖特基结连接绝缘体上硅动态阈值晶体管结构。
技术实现思路
本专利技术的目的在于提出一种栅体通过反偏肖特基结连接绝缘体上硅动态阈值晶体管结构，可以利用1伏以上的电源电压，具有优秀的器件特性，适用于低压低功耗高速集成电路领域。为了实现上面所述目的，本专利技术一种栅体通过反偏肖特基结连接绝缘体上硅动态阈值晶体管结构，包括SOI衬底(3)；形成在SOI顶层硅膜(1)内的晶体管，其中所述晶体管包括栅电极(55)，栅氧化层(51)，漏电极(52)，源电极(53)(源漏可以互换)和体区(54)；连接到晶体管栅电极(55)和体区(54)之间的反偏肖特基结(50)；用金属(02)将栅电极(55)和体引出部分(10)电学相连；以及器件之间必要的电学隔离。其特征在于，其中包括一、在器件版图中(如图3所示)，体引出部分(10)没有N+(对于pMOS)或P+(对于nMOS)注入版。因此，在随后的工艺流程中，对器件的体引出部分没有进行N+或者P+注入。二、体引出部分(10)反偏肖特基结形成于源漏硅化物工艺步骤当中。由于源漏重掺杂，因而形成欧姆接触；由于体引出部分轻掺杂，因而形成反偏肖特基结(50)。三、在金属化工艺中，将体引出部分(10)和栅电极(55)用金属(02)连接起来。从而形成了“栅电极(55)-反偏肖特基结(50)-体区(54)”结构。附图说明为进一步说明本专利技术的
技术实现思路
，以下结合实施例及附图详细说明如后，其中图1示出了可用于本专利技术的初始SOI硅片图。图2示出了根据本专利技术优选实施实例的晶体管剖面示意图。图3示出了根据本专利技术优选实施实例的晶体管版图示意图。具体实施例方式图1说明了可用于本专利技术的初始SOI硅片。它包含氧化物埋层(2)，使得硅衬底(3)和顶层硅膜(1)电学隔离。顶层硅膜(1)，在其中可以形成有源器件区。SOI硅片的制作可以利用本
的熟练人员所知的常规SIMOX(氧离子注入隔离)工艺，也可以采用其他常规工艺包括，例如，热键合和切割工艺来制作。本专利技术利用了与常规SOI CMOS工艺过程兼容的工艺步骤。为了不同器件的体区相互电学隔离，可以采用MESA，STI或LOCOS等隔离技术。当采用STI和LOCOS隔离技术时，场氧应与氧化物埋层相接触。图2是一种栅体通过反偏肖特基结连接绝缘体上硅动态阈值晶体管结构；包括SOI衬底(3)；形成在SOI顶层硅膜(1)内的晶体管，其中所述晶体管包括栅电极(55)，栅氧化层(51)，漏电极(52)，源电极(53)(源漏可以互换)和体区(54)；连接到晶体管栅电极(55)和体区(54)之间的反偏肖特基结(50)；用金属(02)将栅电极(55)和体引出部分(10)电学相连；以及器件之间必要的电学隔离。在器件进行源漏注入的工艺步骤中，通常的SOI NMOS器件体引出部分(10)P+注入与PMOS源漏注入同时进行，PMOS器件体引出部分(10)N+注入与NMOS源漏注入同时进行。而本专利技术的版图(如图3所示)，体引出部分(10)并没有N+(对于PMOS)或P+(对于NMOS)注入版。(20)为源漏注入版。因此，本专利技术一种栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管，体引出部分(10)没有进行大剂量杂质注入。由于没有进行大剂量的杂质注入，因而在随后的硅化物工艺步骤中，体引出部分(10)形成了反偏肖特基结(50)。通过形成硅化物的工艺步骤中，在晶体管的源漏部分形成欧姆接触，在晶体管的体引出部分(10)形成反偏肖特基结(50)。在试验中，采用了Ti硅化物技术用来在体引出部分(10)形成反偏肖特基结(50)。具体的Ti硅化物技术包括分别溅射30nm的Ti和20nm的TiN，随后进行两步RTA退化形成TiSi2。此时，在体引出部分(10)就形成了TiSi2-p型体区(54)的反偏肖特基结结构(50)。虽然本专利技术特别表示和描述了基于Ti硅化物技术形成TiSi2-p型体区(54)的反偏肖特基结结构(50)。本领域的熟练人员将会了解，采用Co，Ni等硅化物技术，可以在形式和细节上作出与前述不同的改变，但仍不背离本专利技术的构思和范围，属于权利要求的范围。在金属化工艺步骤中，用金属(02)将栅电极(55)和体引出部分(10)相连。如图3所示。从而形成了“栅电极(55)-反偏肖特基结(50)一体区(54)”结构。此后的工艺和通常的SOI CMOS完全相同。栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管工作原理和栅体直接连接动态阈值晶体管基本相同由于栅电极(55)和体引出部分(10)相连，从而使体区(54)电位跟随栅电极(55)电位变化。当栅电极(55)电位为高电平时，体源二极管正向偏置，在栅电极(55)电位为低电平时，体源二极管零偏或者反偏，从而调节阈值电压，达到改善驱动能力的目的。不同在于，由于栅电极(55)和体区(54)直接存在着一个反偏的TiSi2-p型体区的肖特基结结构(50)，从而对体区(54)的电位有所限制，使其不能随栅电极(55)电位等幅变化。因此，栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管当栅电极(55)电位为0.6伏时，体源二极管仍不开启。本专利技术，突破了栅体直接连接动态阈值晶体管电源电压0.6伏的限制。在本专利技术的试验中，采用基于Ti硅化物技术的栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管在3伏的工作电压下，其漏电现象仍不明显。当然，具体的栅体通过反偏肖特基结连接绝缘体上硅(SOI)动态阈值晶体管的允许的最大工作电压于采用的硅化物技术和所能容忍的漏电功耗相关。表1栅体通本文档来自技高网...
【技术保护点】
一种半导体器件，包括：ＳＯＩ衬底（３）；形成在ＳＯＩ顶层硅膜（１）内的晶体管，其中所述晶体管包括栅电极（５５），栅氧化层（５１），漏电极（５２），源电极（５３）和体区（５４）；连接到晶体管栅电极（５５）和体区（５４）之间的反偏肖特基结（５０）；用金属（０２）将栅电极（５５）和体引出部分（１０）电学相连；以及器件之间必要的电学隔离。
【技术特征摘要】
1.一种半导体器件，包括SOI衬底(3)；形成在SOI顶层硅膜(1)内的晶体管，其中所述晶体管包括栅电极(55)，栅氧化层(51)，漏电极(52)，源电极(53)和体区(54)；连接到晶体管栅电极(55)和体区(54)之间的反偏肖特基结(50)；用金属(02)将栅电极(55)和体引出部分(10)电学相连；以及器件之间必要的电学隔离。2.根据权利要求1的半导体器件，特征在于，通过形成硅化物的工艺步骤中，在晶体管的源漏部分形成欧姆接触，在晶体管的体引出部分(10)形成反偏肖特基结(50)。3.根据权利要求2的半导体器件，特征在于，...
【专利技术属性】
技术研发人员：毕津顺，海潮和，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]
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