FINFET热保护方法及其相关结构技术

本发明专利技术提供了用于防止高迁移率材料暴露给高温工艺的方法和结构，该方法包括提供具有从其延伸的至少一个鳍的衬底。该至少一个鳍包括伪沟道和源极/漏极区。在伪沟道上方形成伪栅叠件。在包括鳍的衬底上形成第一层间介电(ILD)层。平坦化第一ILD层以暴露伪栅叠件。在平坦化第一ILD层之后，去除伪栅叠件和伪沟道以形成凹槽，以及在凹槽中形成高迁移率材料沟道区。在形成高迁移率材料沟道区之后，在源极/漏极区上面的第二ILD层内形成接触开口，并且在源极/漏极区上方形成低肖特基势垒高度(SBH)材料。

【技术实现步骤摘要】

本专利技术总体设及半导体领域，更具体地，设及FIN阳T的制造方法。
技术介绍
电子行业已经对能够同时支持更大量的越来越复杂和精细的功能的更小和更快 的电子器件的要求不断增加。因此，在半导体工业中存在不断制造低成本、高性能和低功率 的集成电路（IC)的趋势。目前，通过按比例缩小半导体IC尺寸（例如，最小部件尺寸），从 而提高了生产效率和降低了相关成本，已在很大程度上实现了运些目标。然而，运种缩小也 增加了半导体制造工艺的复杂度。因此，半导体IC和器件的持续进步同样需要半导体制造 工艺和技术的进步。 近来，为了通过增大栅极沟道禪合来改进栅极控制、减小断态电流W及降低短沟 道效应（SCE)，已经引入多栅极器件。已经引入的一种运样的多栅极器件是罐式场效应晶体 管（FinFET)。FinFET的名字源于从衬底延伸的罐状结构，罐状结构形成在衬底上并且用于 形成FET沟道。FinFET与传统的互补金属氧化物半导体（CM0巧工艺兼容，并且它们的S 维结构允许保持栅极控制并降低SCE的同时FINFET被大幅缩小。此外，正在研究高迁移率 材料。然而，现有的半导体工艺流程在整个工艺流程的各个步骤（诸如，氧化物退火、氮化 娃沉积或渗杂剂扩散和激活退火）期间都需要高溫处理，运会给高迁移率材料带来不利影 响。尤其是，在通常的半导体处理期间遇到高溫条件时，高迁移率材料不可能保持热稳定， 从而导致高迁移率材料的劣化W及减弱的器件性能。因此，现有技术还不能完全满足所有 方面的要求。
技术实现思路
根据本专利技术的一个方面，提供了一种制造半导体器件的方法，包括：提供衬底，衬 底包括从衬底延伸的罐；在罐中形成源极区和漏极区；W及在罐中形成源极区和漏极区之 后，在罐的沟道区中或源极区和漏极区上形成迁移率大于娃的第一材料。 阳〇化]优选地，该方法还包括：在衬底上方沉积介电层；W及图案化介电层W暴露源极 区和漏极区，从而提供至源极区和漏极区两者的通路；其中，形成迁移率大于娃的第一材料 包括在暴露的源极区和漏极区上方形成迁移率大于娃的第一材料。 优选地，迁移率大于娃的第一材料包括低肖特基势垒高度（SBH)层。 优选地，低肖特基势垒高度（SBH)层包括选自由GaAs层、IrixGaixAs层和Ni-InAs层组成的组中的至少一个。[000引优选地，低肖特基势垒高度（SBH)层降低了源极/漏极接触电阻。 优选地，该方法还包括：在罐中形成源极区和漏极区之前，在罐的沟道区中形成第 一凹槽；在第一凹槽中形成伪沟道材料；在罐中形成源极区和漏极区之后，去除伪沟道材 料W形成第二凹槽。 优选地，形成迁移率大于娃的第一材料包括在罐的沟道区的第二凹槽中形成迁移 率大于娃的第一材料。 优选地，迁移率大于娃的第一材料包括选自由SiGe、应变的Ge、Ge、GaAs、GaP、 InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和GaInAsP组成的组中的至少一 个。 优选地，该方法还包括：在沟道区和源极区/漏极区中的至少一个内形成迁移率 大于娃的第二材料；在迁移率大于娃的第二材料上方形成覆盖层；W及实施退火工艺，其 中，在退火工艺期间，覆盖层设置在沟道区和源极区/漏极区中的至少一个上。 优选地，该方法还包括：在实施退火工艺之后，去除覆盖层。 根据本专利技术的另一方面，提供了一种方法，包括：提供衬底，衬底包括从衬底延伸 的至少一个罐，其中，至少一个罐包括伪沟道和源极/漏极区，并且在伪沟道上方形成伪栅 叠件；在包括罐的衬底上沉积第一层间介电（ILD)层；平坦化第一ILD层W暴露伪栅叠件； 在平坦化第一ILD层之后，去除伪栅叠件并且蚀刻伪沟道W在罐中形成凹槽；W及在罐中 的凹槽内形成材料。优选地，材料包括选自由SiGe、应变的Ge、Ge、GaAs、GaP、InP、InAs、In訊、GaAsP、 AlInAs、AlGaAs、InGaAs、GalnP、GaInAsP和它们的组合所组成的组中的迁移率大于娃的至 少一种材料。 优选地，该方法还包括：在平坦化第一ILD层之前，对第一ILD层进行退火。 优选地，该方法还包括：在凹槽中形成材料之后，在源极/漏极区上方形成低肖特 基势垒高度（SBH)材料。 优选地，该方法还包括：在源极/漏极区上方形成低肖特基势垒高度（SBH)材料之 前，在源极/漏极区上面的第二ILD层内形成源极/漏极接触开口。 优选地，低肖特基势垒高度（SBH)材料包括选自由GaAs、IrixGaixAs和Ni-InAs组 成的组中的至少一种材料。 优选地，低肖特基势垒高度（SBH)层降低了源极/漏极接触电阻。 根据本专利技术的又一方面，提供了一种半导体器件，包括：衬底，衬底具有罐；栅叠 件，形成在罐的第一区域上方；W及间隔件，邻接栅叠件的侧壁形成，间隔件形成在罐中邻 近第一区域设置并且与第一区域交界的第二区域上方；其中，第一区域包括第一材料，而第 二区域包括与第一材料不同的第二材料，其中，第一材料具有比第二材料更高的迁移率。 优选地，罐还包括源极区和漏极区，并且源极区和漏极区还包括在源极区和漏极 区上方形成的低肖特基势垒高度（SBH)层。 阳〇2引优选地，低肖特基势垒高度（SBH)层包括选自由GaAs、IrixGaixAs和Ni-InAs组成 的组中的至少一种材料。【附图说明】 当结合附图进行阅读时，从W下详细描述可更好地理解本专利技术的各方面。应该注 意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的 尺寸可W被任意地增大或减小。 图1是根据本专利技术的一个或多个方面的FinFET器件的实施例的立体图； 图2是根据本专利技术的一个或多个方面制造Fin阳T器件的方法的流程图； 图3A至图21B示出了与图2中方法的一个或多个步骤相对应的Fin阳T器件的实 施例的截面图； 阳02引图3A至图21A是基本上类似于图1的截面AA'的截面图；W及 图3B至图21B是基本上类似于图1的截面BB'的截面图。【具体实施方式】 W下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例W简化本专利技术。当然，运些仅仅是实例，而不旨在限制本 专利技术。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件W直接接触的方式形成的实施例，并且也可W包括在第一部件和第二部件之间可W形 成额外的部件，从而使得第一部件和第二部件可W不直接接触的实施例。此外，本专利技术可在 各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并不 说明所讨论的各个实施例和/或配置之间的关系。 而且，在本文中可W使用诸如"在…之下"、"在…下面V吓面的"、"在…之上"W 及"上面的"等空间关系术语，W容易地描述如图所示的一个元件或部件与另一个（或另一 些）元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括使用或操作中的 的不同方位。装置可WW其他方式定向（旋转90度或在其他方位上），并且本文中使用的 空间关系描述符可W同样地作出相应的解释。 也应该注意，本专利技术W本文中称为FinFET器件的多栅极晶体管或罐型多栅极晶 体管的形式呈现实施例。运样的器件可W包括P型金本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍；在所述鳍中形成源极区和漏极区；以及在所述鳍中形成所述源极区和所述漏极区之后，在所述鳍的沟道区中或所述源极区和所述漏极区上形成迁移率大于硅的第一材料。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄玉莲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71