本发明专利技术公开了一种设有信号反弹模块的3D-SIC过硅通孔的测试装置，发送端和接收端之间通过多条过硅通孔TSV相连接；发送端包括第一被测芯片、解码器、控制单元CU、锁存器D和双向开关DSW；接收端包括第二被测芯片和信号反弹模块；信号反弹模块包括一个信号发生器F、多个延迟单元M和多个三态门；TSV的上端与接收端的延迟单元M和信号发生器F相连接；TSV的下端与发送端的解码器和双向开关DSW相连接；解码器、锁存器D和双向开关DSW均与控制单元CU相连接；锁存器D还与双向开关DSW相连接。本发明专利技术的3D-SIC过硅通孔的测试装置，具有可有效地解决在3D芯片制造过程中对失效TSV进行有效检测困难的问题、面积和实践开销较小，功耗较低等优点。
【技术实现步骤摘要】
本专利技术涉及一种设有信号反弹模块的3D-SIC过硅通孔的测试装置。
技术介绍
随着芯片制造工艺地不断发展，芯片的尺寸不断减小，性能不断提高，延续了摩尔定律近半个世纪的辉煌。然而，半导体晶体管尺寸已经接近纳米级，预示着芯片制造业将遇到一个极大的瓶颈，摩尔定律有可能就此失效。为了延续摩尔定律，继续提升芯片的性能，3D芯片应运而生。在以往的集成电路中，所有的元件都是在一个平面上分布，即称为2D集成电路。而3D集成电路的设计不同于2D集成电路的平面设计方法，它是将多个晶片(Die)垂直堆叠，通过硅通孔(TSV)互连，以实现垂直集成。从而获得更小的体积、更好功耗和射频性能。芯片的垂直堆叠方式可分为面对面堆叠(Face-to-Face Bonding)，面对背堆叠(Face-to-Back Bonding)和背对背堆叠(Back-to-Back Bonding)三种。其中面对面堆叠是两个集成电路的金属层垂直堆叠形成的，不需要通过TSV互连。而面对背堆叠和背对背堆叠方式并非两个集成电路的金属层直接接触，所以必须通过TSV互连。在芯片堆叠技术中，两层以上的集成电路堆叠就不可避免的要用到面对背堆叠和背对背堆叠方式。由此可见TSV在3D集成电路中的重要性。TSV技术(Through-Silicon Vias,过娃通孔)是通过在裸片(Die)和裸片之间、晶圆(Wafer)和晶圆之间、晶圆和裸片之间制作垂直导通，实现芯片之间互连的最新技术。一根TSV就代表一条垂直方向上的数据链路，用来传输信号。与以往的IC封装和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大、夕卜形尺寸最小,并且大大改善芯片速度和低功耗的性能。然而由于工艺技术的限制，TSV在制造过程中可能会出现断裂，注入不均匀和有杂质情况，导致出现短路和断路现象。不能保证制作的所有TSV都是完好的。TSV的故障问题有很多，在注入导电铜阶段，存在着注入不充分致使TSV断裂或者TSV非常纤细的问题，导致信号传输时很容易出现故障。在TSV的制作中最后还有一个削薄的过程，TSV的直径一般是rsum，打薄的过程容易造成TSV的断裂。在晶圆的堆叠过程中，由于上下两层要求TSV对准，但是数万根的TSV都要对齐很难，而且还是在TSV的直径那么小的情况下。由于TSV是一类高密度的互连线，在TSV自身产生的同时还会将热量耦合到其附近的TSV中，从而加热其附近的互连线。据悉，每增加10度，延迟就会增加5%，性能下降30%。因此散热问题也是TSV亟待解决的一个问题。由于单个TSV的失效有可能会导致两个已知能够正常工作的晶圆或者芯片在堆叠后不能正常工作，这样成本会急速上升。三维堆叠集成电路(3D-SIC)主要采用过硅通孔技术来实现模块在垂直方向上的互连，但是硅通孔在制造过程或绑定后阶段都有可能出现失效，导致整个芯片无法正常工作。为了提高3D芯片的成品率，降低制造成本，需要在制造过程中的不同阶段对其进行测试，主要包括以下三个阶段的测试绑定前测试(pre bond test)、绑定后测试(post bondtest)和最终测试(final test)。I、绑定前测试(pre bond test),也就是无疵内核测试(Known Good Die,KGD)。由于过硅通孔制作需要经过一系列工艺步骤，其中每个步骤都有可能出现问题，比如在注入导电铜阶段，存在着注入不充分致使TSV断裂或者TSV过于纤细等问题，需要对绑定前芯片进行测试，以去除有问题的芯片，从而降低成本，提高生产率。2、绑定后测试(post bond test),也就是无疵堆叠测试(Known Good Stack,KGS)。在多层芯片绑定过程中，可能由于绑定压力过大、绑定界面出现绝缘或TSV未对准等现象，导致TSV出现短路或断路情况，使得信号无法正常传输，所以要对绑定后芯片进行测试。3、最终测试(f inaI test),就是对最后封装好的芯片进行测试,最终确定哪些芯片是合格的。 其中，TSV在绑定后出现故障的概率更高，且TSV作为一种重要的3D IC模块通信的方式，因此绑定后测试显得尤为重要。为了不影响芯片正常工作，在芯片中加入测试结构，利用模式切换方式来实现控制。对于TSV的绑定后测试，国内外的研究方案中主要有如下几种方法I、通过使用BIST (Built-in Self Test，内建自测)方法，在绑定后两层芯片中加入相同的测试结构，利用控制信号将测试矢量生成器(TPG, Test-Pattern Generator)生成的测试矢量进行传输前后的比较，进而达到测试的目的，实现较高的故障覆盖率。但是这种方法，面积开销和移位功耗较大；2、在绑定后TSV两端加入相同的测试结构，利用电压分割技术来实现测试；但是这种方法是建立在一定的理论基础上，精度不够高，而且控制信号复杂，实现起来困难；3、通过在每一层芯片上增加扫描链和扫描岛的方法，利用这些扫描链和扫描岛发送控制信号进行传输前后的比较，可以有效的达到测试TSV的目的。但是这种方法面积开销大；4、通过对两种TSV进行RC建模，使用电压划分和电荷共享技术来实现TSV绑定前测试，但是由于实际电路中存在噪声，导致通过理论值计算来反映实际情况，精确性得不到保证；故障覆盖率较低。
技术实现思路
本专利技术是为避免上述已有技术中存在的不足之处，提供了一种设有信号反弹模块的3D-SIC过硅通孔的测试装置，以解决在3D芯片制造过程中对失效TSV进行有效检测困难的问题。本专利技术为解决技术问题，提供了一种设有信号反弹模块的3D-SIC过硅通孔的测试装置。设有信号反弹模块的3D-SIC过硅通孔的测试装置，其结构特点是，包括发送端和接收端；所述发送端和接收端之间通过多条过硅通孔TSV相连接；所述发送端包括第一被测芯片、解码器、控制单元CU、锁存器D和双向开关DSW;所述接收端包括第二被测芯片和信号反弹模块；所述信号反弹模块包括一个信号发生器F、多个延迟单元M和多个三态门；所述过硅通孔TSV的上端与所述接收端的延迟单元M和信号发生器F相连接，所述延迟单元M均通过各自的三态门与所述信号发生器F相连接；所述过硅通孔TSV的下端与所述发送端的解码器和双向开关DSW相连接；所述解码器、锁存器D和双向开关DSW均与所述控制单元CU相连接；所述锁存器D还与所述双向开关DSW相连接。本专利技术的设有信号反弹模块的3D-SIC过硅通孔的测试装置还具有以下技术特点。所述锁存器D通过MOS场效应管与电源VDD相连接。 与已有技术相比，本专利技术有益效果体现在本专利技术提出了一种测试装置，针对绑定后阶段硅通孔进行测试，利用信号在导体中传输的不可逆性，在信号接收端增加反弹模块，通过在发送端施加两次不同测试激励，利用触发器和多路选择器将两次输出结果进行异或，来达到测试目的。本专利技术通过对单个TSV施加两次不同的测试矢量，分别是O和I。通过异或门逻辑比较两次响应的结果，如果输出是O,表不有故障；如果输出时I，表不无故障。本专利技术的3D-SIC过硅通孔的测试装置，利用信号在导体中传输的不可逆性，在信号接收端增加反弹模块，通过在发送端施加两次不同测试激励，利用触发器和多路选择器将两次输出结果进行异或，来达到测试目的，有效地解决了在3D芯片制造过程中对本文档来自技高网...
【技术保护点】
设有信号反弹模块的3D？SIC过硅通孔的测试装置，其特征是，包括发送端（1）和接收端（2）；所述发送端和接收端之间通过多条过硅通孔相连接；所述发送端包括第一被测芯片（101）、解码器（102）、控制单元CU、锁存器D和双向开关DSW；所述接收端包括第二被测芯片（201）和信号反弹模块；所述信号反弹模块包括一个信号发生器F、多个延迟单元M和多个三态门（202）；所述过硅通孔的上端与所述接收端的延迟单元M和信号发生器F相连接，所述延迟单元M均通过各自的三态门（202）与所述信号发生器F相连接；所述过硅通孔的下端与所述发送端的解码器（102）和双向开关DSW相连接；所述解码器（102）、锁存器D和双向开关DSW均与所述控制单元CU相连接；所述锁存器D还与所述双向开关DSW相连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：王伟，方芳，陈田，刘军，唐勇，李润丰，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。