本发明专利技术公开了一种半导体器件，包括：衬底、形成在衬底上的绝缘隔离层、形成在所述绝缘隔离层中的第一有源区层和第二有源区层，其特征在于，所述第一有源区层和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。依照本发明专利技术的半导体器件及其制造方法，使用了不同于衬底材料的有源区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，不同于已有的STI制造工序，本发明专利技术先形成STI后填充形成有源区，避免了STI中出现孔洞的问题，提高了器件的可靠性。
【技术实现步骤摘要】
本专利技术涉及一种，特别是涉及一种被STI包围的高迁移率材料作为沟道的。
技术介绍
随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别是载流子迁移率等等，如下表I所不。表I I材料I晶格常数I介电常数丨禁带宽I迁移率icmVv"s) (nm) W度(eV) 电子空穴SiO. 543111.8I. 121600430GeO. 567516O. 6639001900 GaAsO. 565312. 41.429200400 InAsO. 605814. 8O. 3640000500 InSbO. 64817.7O. 1777000850由表I可见，在上述这些可能的衬底材料中，Ge具有最闻的空穴迁移率以及较闻的电子迁移率，因此可以使得由其作为沟道区的PMOS性能最佳以及NMOS性能较佳，使用Ge作为半导体器件的衬底将大大增强载流子迁移率，因而能制造更快的大规模集成电路(LSIC)。同理地，使用InSb作为NMOS沟道区可以使得NMOS性能最大化，同时InSb的PMOS性能也较佳。此外，由表I可见，Ge、GaAs还具有与Si材料相近的晶格常数，因此能较容易地集成在半导体工艺中常用的Si衬底上，使得无需对于工艺做出很大改进就能制造性能更佳的半导体器件，提升了性能的同时还降低了成本。而InAs、InSb晶格常数与Si材料有一定差距，使用时需要增加晶格常数与S i近似的过度层或缓冲层，可以是GaAs、GaN等等。半导体器件及其集成电路设计中，对于制作在衬底中的多个器件之间的绝缘隔离，往往采用浅沟槽隔离(STI)。已知的STI的制备方法包括先在衬底中蚀刻出沟槽，然后采用化学气相沉积(CVD)等方法向形成的沟槽中沉积例如为氧化物的绝缘膜。随着器件尺寸缩小，相应的STI的深宽比也越来越大，氧化物绝缘膜的台阶覆盖性越来越差，也即在较窄的沟槽上边缘氧化物绝缘膜可能较早接合而其下方的沟槽尚未完全填充，这使得STI中存在孔洞或空隙，使得器件绝缘性能降低，可靠性变差。总而言之，当前的STI包围的Si沟道的半导体器件性能较低可靠性较差，需要进一步提高沟道区载流子迁移率以及消除STI孔洞，以提高半导体器件电学性能和可靠性。
技术实现思路
因此，本专利技术的目的在于进一步提高沟道区载流子迁移率以及消除STI孔洞，以提高半导体器件电学性能和可靠性。本专利技术提供了一种半导体器件，包括衬底、形成在衬底上的绝缘隔离层、形成在所述绝缘隔离层中的第一有源区层和第二有源区层，其特征在于，所述第一有源区层和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。其中，所述第一有源区层的空穴迁移率高于所述衬底的空穴迁移率，所述第二有源区层的电子迁移率高于所述衬底的电子迁移率。其中，所述衬底为硅，所述第一有源区层为锗，所述第二有源区层为InSb。其中，所述第二有源区层与所述衬底之间还具有缓冲层，所述缓冲层材质为GaAs或GaN。其中，所述第一和第二有源区层上形成有栅极绝缘层和栅极材料层构成的栅极堆·叠，所述栅极堆叠两侧的有源区层内形成有源漏区，所述源漏区上形成有源漏接触。其中，所述栅极材料层为多晶硅、金属、金属氮化物及其组合。其中，所述栅极绝缘层为高k材料，且所述栅极绝缘层不含所述衬底和/或所述有源区层的氧化物。其中，所述衬底和所述绝缘隔离层之间还具有衬垫层。其中，所述衬底层为氮化硅或氧化硅。本专利技术还提供了一种半导体器件的制造方法，包括在衬底上形成绝缘隔离层；在所述绝缘隔离层中形成第一绝缘隔离层沟槽；在所述第一绝缘隔离层沟槽中形成第一有源区层；在所述绝缘隔离层中形成第二绝缘隔离层沟槽；在所述第二绝缘隔离层沟槽中形成第二有源区层；在所述第一和第二有源区层中和其上形成半导体器件结构；其特征在于，所述第一和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。其中，所述第一有源区层的空穴迁移率高于所述衬底的空穴迁移率，所述第二有源区层的电子迁移率高于所述衬底的电子迁移率。其中，所述衬底为硅，所述第一有源区层为锗，所述第二有源区层为InSb。其中，形成第二绝缘隔离层沟槽之后在其中形成缓冲层，所述缓冲层材质为GaAs或GaN。其中，在形成绝缘隔离层之后还包括在衬底上形成衬垫层，所述衬底层为氮化硅或氧化硅。其中，通过HDP、LPCVD或SACVD方法在所述衬底上沉积氧化硅以形成所述绝缘隔尚层O其中，在所述绝缘隔离层上形成掩模图形，以该掩模图形为掩模蚀刻所述绝缘隔离层以形成所述第一和/或第二绝缘隔离层沟槽，直至露出衬底。其中，过蚀刻所述绝缘隔离层直至蚀刻衬底的上表面。其中，通过ALD、RPCVD、UHVCVD或MBE方法在所述绝缘隔离层沟槽中外延沉积第一有源区层或第二有源区层。依照本专利技术的，使用了不同于衬底材料的有源区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，不同于已有的STI制造工序，本专利技术先形成STI后填充形成有源区，避免了 STI中出现孔洞的问题，提高了器件的可靠性。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下参照附图来详细说明本专利技术的技术方案，其中图1A、2A、3A、4A、5A、6A、7A、8A分别显示了依照本专利技术的半导体器件制作方法各步骤的剖面示意图；以及图1B、2B、3B、4B、5B、6B、7B、8B分别显示了依照本专利技术的半导体器件制作方法各步骤的顶面示意图。具体实施例方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果，公开了 STI包围高迁移率薄膜材料沟道的。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。首先，参照图IA及图1B，在衬底上形成衬垫层和绝缘隔离层。衬底10可以是体Si、绝缘层上Si (SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge (GeOI)，也可以是SiGe, GaAs, GaN等化合物半导体衬底，还可以是蓝宝石、SiC, AlN等绝缘衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本专利技术中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底10的材料。在衬底10上通过CVD等常规工艺沉积形成衬垫层20，其材质可以是氧化物、氮化物或氮氧化物，具体例如氮化硅(Si3N4或SiNx，其中X为I 2)或氧化硅(SiO或SiO2)。衬垫层20用于稍后刻蚀的停止层，以保护衬底10，其厚度依照刻蚀工艺需要而设定。随后在衬垫层20上沉积形成绝缘隔离层30，其材质例如为氧化硅、特别是二氧化硅，沉积方式可以是低压化学气相沉积(LPCVD)、次常压化学气相沉积(SACVD)、高密度等离子化学气相沉积(HDP)等等，选择合适的压力及温度以控制均匀性、台阶覆盖性和沉积速度。绝缘隔离层30用作衬底10本文档来自技高网...
【技术保护点】
一种半导体器件，包括：衬底、形成在衬底上的绝缘隔离层、形成在所述绝缘隔离层中的第一有源区层和第二有源区层，其特征在于，所述第一有源区层和/或第二有源区层的载流子迁移率高于所述衬底的载流子迁移率。
【技术特征摘要】
【专利技术属性】
技术研发人员：王桂磊，李春龙，赵超，李俊峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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