半导体器件的制造方法和半导体器件技术

本发明专利技术涉及制造半导体器件的方法和半导体器件。根据该方法，首先在衬底上依次形成电介质层和伪栅极材料叠层，该伪栅极材料叠层可以包括硅层和位于硅层上的至少一个锗硅层。然后对伪栅极材料叠层和电介质层进行图案化以分别形成伪栅极和栅极电介质层。接下来，在伪栅极和栅极电介质层的两侧形成侧壁间隔件，并形成具有嵌入式锗硅结构的源区和漏区。然后，去除伪栅极以形成开口，并且在开口中填充栅极材料，栅极材料例如可以是金属。在替换式栅极技术中，本发明专利技术的方法通过采用包括硅层和锗硅层的叠层作为伪栅极，与传统的多晶硅伪栅极工艺相比，能够进一步提升MOS器件的沟道压应力，从而提高载流子迁移率。

【技术实现步骤摘要】

本专利技术涉及半导体领域，特别涉及半导体器件的制造方法和半导体器件。
技术介绍
在MOS器件中，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能，因此，载流子迁移率增强技术获得了广泛的研究和应用。提高载流子迁移率的一种有效机制是在沟道区中产生应力。通常，向NMOS器件的沟道区施加张应力以提高电子的迁移率，向PMOS器件的沟道区施加压应力以提高空穴的迁移率。嵌入式锗娃(embedded SiGe)技术被广泛用于现代CMOS技术中。嵌入式锗娃(嵌入式SiGe)技术通过在PMOS器件的源区和漏区嵌入具有压缩应变的锗硅(SiGe)材料，能够向沟道区施加压应力，使得PMOS器件的性能得到显著提升。在嵌入式SiGe技术中，通常采用提高锗(Ge)含量、原位硼掺杂、应力近邻(与沟道更接近)等技术来提升其效果。然而，这些技术在工艺和集成上会带来许多挑战和问题。例如，高的Ge含量会在SiGe材料中引入更多的缺陷；更接近沟道需要智能地集成反应离子干法刻蚀、各向同性湿法刻蚀与优化的外延生长；等等。为此，需要有新的技术来进一步增强具有嵌入式SiGe结构的PMOS器件中沟道区的压应力。在 本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上依次形成电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；在伪栅极和栅极电介质层的两侧形成侧壁间隔件；形成具有嵌入式锗硅结构的源区和漏区；去除伪栅极以形成开口；以及在所述开口中填充栅极材料。

【技术特征摘要】
1.一种制造半导体器件的方法，包括 在衬底上依次形成电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层； 图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层； 在伪栅极和栅极电介质层的两侧形成侧壁间隔件； 形成具有嵌入式锗硅结构的源区和漏区； 去除伪栅极以形成开口 ；以及 在所述开口中填充栅极材料。2.如权利要求I所述的方法，其中 所述硅层的材料是多晶硅或单晶硅。3.如权利要求I所述的方法，其中 所述伪栅极材料叠层的厚度为400埃至1000埃。4.如权利要求I所述的方法，其中 所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。5.如权利要求I所述的方法，其中 在所述锗硅层中，锗的含量是空间均匀的。6.如权利要求5所述的方法，其中 在所述锗硅层中，锗的含量在10% (原子)至40% (原子)之间。7.如权利要求I所述的方法，其中 在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。8.如权利要求7所述的方法，其中 在所述锗硅层中，锗的最高含量在10% (原子)至40% (原子)之间。9.如权利要求I所述的方法，其中 利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。10.如权利要求I所述的方法，其中 所述硅层和所述锗硅层是在...

【专利技术属性】
技术研发人员：何永根，涂火金，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：