半导体器件的制造方法和半导体器件技术

本发明专利技术涉及制造半导体器件的方法和半导体器件。根据该方法，首先在衬底上依次形成电介质层和伪栅极材料叠层，该伪栅极材料叠层可以包括硅层和位于硅层上的至少一个锗硅层。然后对伪栅极材料叠层和电介质层进行图案化以分别形成伪栅极和栅极电介质层。接下来，在伪栅极和栅极电介质层的两侧形成侧壁间隔件，并形成具有嵌入式锗硅结构的源区和漏区。然后，去除伪栅极以形成开口，并且在开口中填充栅极材料，栅极材料例如可以是金属。在替换式栅极技术中，本发明专利技术的方法通过采用包括硅层和锗硅层的叠层作为伪栅极，与传统的多晶硅伪栅极工艺相比，能够进一步提升MOS器件的沟道压应力，从而提高载流子迁移率。

【技术实现步骤摘要】

本专利技术涉及半导体领域，特别涉及半导体器件的制造方法和半导体器件。
技术介绍
在MOS器件中，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能，因此，载流子迁移率增强技术获得了广泛的研究和应用。提高载流子迁移率的一种有效机制是在沟道区中产生应力。通常，向NMOS器件的沟道区施加张应力以提高电子的迁移率，向PMOS器件的沟道区施加压应力以提高空穴的迁移率。嵌入式锗娃(embedded SiGe)技术被广泛用于现代CMOS技术中。嵌入式锗娃(嵌入式SiGe)技术通过在PMOS器件的源区和漏区嵌入具有压缩应变的锗硅(SiGe)材料，能够向沟道区施加压应力，使得PMOS器件的性能得到显著提升。在嵌入式SiGe技术中，通常采用提高锗(Ge)含量、原位硼掺杂、应力近邻(与沟道更接近)等技术来提升其效果。然而，这些技术在工艺和集成上会带来许多挑战和问题。例如，高的Ge含量会在SiGe材料中引入更多的缺陷；更接近沟道需要智能地集成反应离子干法刻蚀、各向同性湿法刻蚀与优化的外延生长；等等。为此，需要有新的技术来进一步增强具有嵌入式SiGe结构的PMOS器件中沟道区的压应力。在 S. Natarajan 等人的论文 “A 32nmLogic Technology Featuring2nd_Generation High—k+Metal—Gate Transistors,Enhanced Channel Strain and 0. 171um2 SRAM Cell Size in a 291Mb Array，，(IEEE International Electron DevicesMeeting 2008 (IEDM 2008) Technical Digest，Pages :941-943)中，描述了一种增强沟道应力的技术。图I是该论文中示出的在替换式金属栅极(RMG)工艺流程中获得的应力增强的示意图。如图1A-1C所示，当栅极中填充了作为伪栅极(dummy gate)材料的多晶娃102时，嵌入在源漏区中的SiGe 104对沟道施加了一定的压应力(图1A);在去除栅极中的多晶硅后，沟道区的压应力得到增强(图1B);然后沉积金属栅极106，此时，该增强的压应力得以保持(图1C)。从而，该方法在嵌入式SiGe技术的基础上，进一步增大了沟道压应力。尽管如此，随着半导体技术的不断发展，始终存在对进一步地增强沟道应力的技术的需要。
技术实现思路
为了进一步地增强沟道中的压应力，专利技术人提出了一种新的方案。本专利技术的一个目的是提供一种用于制造半导体器件的方法，其能够提升MOS器件的沟道中的压应力。根据本专利技术的第一方面，提供一种制造半导体器件的方法，包括在衬底上依次形成栅极电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；在伪栅极和栅极电介质层的两侧形成侧壁间隔件；形成具有嵌入式锗硅结构的源区和漏区；去除伪栅极；以及在伪栅极被去除的位置填充栅极材料。可选地，所述硅层的材料是多晶硅或单晶硅。可选地，所述伪栅极材料叠层的厚度为400埃至1000埃。可选地，所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。可选地，在所述锗硅层中，锗的含量是空间均匀的。可选地，在所述锗硅层中，锗的含量在10% (原子)至40% (原子)之间。 可选地，在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。可选地，在所述锗硅层中，锗的最高含量在10% (原子)至40% (原子)之间。可选地，利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。可选地，所述硅层和所述锗硅层是在同一个腔室中形成的。可选地，所述硅层和所述锗硅层分别是在不同的腔室中形成的。可选地，所述硅层是在单片式生长设备或批量式炉管中形成的，而所述锗硅层是在单片式生长设备中形成的。可选地，锗硅层是在单片式生长设备中外延生长形成的，其中，在外延生长锗硅层的过程中，反应温度为600°C至1000°C，压强为ITorr至500Torr。根据本专利技术的第二方面，提供一种半导体器件，包括具有嵌入式锗硅结构的源区和漏区；由硅层和位于该硅层上的至少一个锗硅层构成的栅极；以及位于栅极两侧的侧壁间隔件。可选地，所述硅层的材料是多晶硅或单晶硅。可选地，所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的厚度为100埃至900埃。可选地，在所述锗硅层中，锗的含量是空间均匀的。可选地，在所述锗硅层中，锗的含量在10% (原子)至40% (原子)之间。可选地，在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。可选地，在所述锗硅层中，锗的最高含量在10% (原子)至40% (原子)之间。本专利技术的一个优点在于，可以提升MOS器件的沟道中的压应力。通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的其它特征及其优点将会变得清楚。附图说明构成说明书的一部分的附图描述了本专利技术的实施例，并且连同说明书一起用于解释本专利技术的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本专利技术，其中图1A-1C示意性地示出现有技术文献中增强沟道压应力的一种方法。图2A-2F示出根据本专利技术的一个实施例的制造半导体器件的方法的各步骤相应结构的示意性截面图。图3示出根据本专利技术的一个实施例的半导体器件的结构示意图。具体实施例方式现在将参照附图来详细描述本专利技术的各种示例性实施例。应注意到除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本专利技术的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本专利技术及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。 应注意到相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。下面参考图2A-2F描述根据本专利技术的一个实施例的制造半导体器件的方法。根据该方法，MOS器件的沟道压应力可以得到增强。首先，如图2A所示，在衬底110上依次形成电介质层120和伪栅极材料叠层130。其中，伪栅极材料叠层130包括娃层140和位于该娃层140上的至少一个SiGe层150。虽然图2A中仅仅示出一个SiGe层150，但是在硅层140上也可以具有多个SiGe层150。电介质层120可以是氧化物层或者是高介电常数(高k)的电介质层，其将用作栅极电介质层。可选地，根据需要，电介质层120还可以具有阻挡层等。硅层140的材料可以是多晶硅，也可以是单晶硅。SiGe层150中Ge的分布可以是空间均匀的，也可以从SiGe层150的下部往上部逐渐增大。其中Ge的含量可以根据需要选择。优选地，在所述SiGe层中，Ge的含量在10% (原子)至40% 本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上依次形成电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；在伪栅极和栅极电介质层的两侧形成侧壁间隔件；形成具有嵌入式锗硅结构的源区和漏区；去除伪栅极以形成开口；以及在所述开口中填充栅极材料。

【技术特征摘要】
1.一种制造半导体器件的方法，包括 在衬底上依次形成电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层； 图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层； 在伪栅极和栅极电介质层的两侧形成侧壁间隔件； 形成具有嵌入式锗硅结构的源区和漏区； 去除伪栅极以形成开口 ；以及 在所述开口中填充栅极材料。2.如权利要求I所述的方法，其中 所述硅层的材料是多晶硅或单晶硅。3.如权利要求I所述的方法，其中 所述伪栅极材料叠层的厚度为400埃至1000埃。4.如权利要求I所述的方法，其中 所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。5.如权利要求I所述的方法，其中 在所述锗硅层中，锗的含量是空间均匀的。6.如权利要求5所述的方法，其中 在所述锗硅层中，锗的含量在10% (原子)至40% (原子)之间。7.如权利要求I所述的方法，其中 在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。8.如权利要求7所述的方法，其中 在所述锗硅层中，锗的最高含量在10% (原子)至40% (原子)之间。9.如权利要求I所述的方法，其中 利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。10.如权利要求I所述的方法，其中 所述硅层和所述锗硅层是在...

【专利技术属性】
技术研发人员：何永根，涂火金，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：