本发明专利技术公开了一种半导体功率装置，包括一基材，其上设有一第一半导体层、一第二半导体层、一第三半导体层。至少一凹入式外延结构，嵌入于第三半导体层中、一第一垂直掺杂区，包围凹入式外延结构、一源极导体，设于凹入式外延结构上、以及一沟渠绝缘结构，位于一接面终端区域内，其中沟渠绝缘结构包括一沟渠、一第一绝缘层，设于沟渠的内壁上、以及一导电层，填入沟渠中，其中源极导体电连接导电层。
【技术实现步骤摘要】
本专利技术涉及一种半导体功率装置，特别是涉及一种具有超级接面(SuperJunction)的半导体功率装置。
技术介绍
半导体功率装置常应用于电源管理的部分，例如切换式电源供应器、计算机中心或周边电源管理1C、背光板电源供应器或马达控制等等用途，其种类包含有绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)、金氧半场效晶体管(metal-oxi de-semi conductor field-effect transistor, M0SFET)与双载子接面晶体管(bipolar junction transistor,BJT)等装置。其中，由于MOSFET可节省电能而且可以提供较快的装置切换速度，因此被广泛地应用各领域中。 在现有的超级接面功率晶体管装置中，高压装置会被制作于一晶胞区内，在晶胞区的周围则环绕着一接面终端区(junction termination region)。通常在接面终端区内会形成多个同心环形沟渠，层层环绕着晶胞区，当作功率晶体管的耐压结构，用以承受来自漏极的高压。然而，在功率晶体管的操作过程中，现有技术的耐压结构无法持续承受来自漏极的高压，因此会造成装置电性的崩溃，使得功率晶体管的效能减损。因此，有必要提出一种能够承受高压的耐压结构，用以增进功率装置的可靠度用以及耐压能力。
技术实现思路
本专利技术的主要目的在于提供一种半导体功率装置，能够提升半导体功率装置的耐压能力。本专利技术提供一种半导体功率装置，包含有一具有第一导电型的基材，一具有第二导电型的第一半导体层，位于基材上，一具有第二导电型的第二半导体层，位于第一半导体层上，一具有第二导电型的第三半导体层，位于第二半导体层上。至少一凹入式外延结构(recessed epitaxial structure),其具有第一导电型,嵌入于第三半导体层中，其中凹入式外延结构位于一晶胞区域(cell region)内，而且其结构可以是一柱状结构或条状结构，但不限于此。一第一垂直掺杂区，其具有第一导电型，位于第三半导体层中，而且第一垂直掺杂区包围凹入式外延结构。一源极导体，设于凹入式外延结构上，以及一沟渠绝缘结构，位于一包围晶胞区域的接面终端区域(junction termination region)内，其中沟渠绝缘结构包括一沟渠、一第一绝缘层，设于沟渠的内壁上，以及一导电层，填入沟渠中，其中源极导体电连接导电层。本专利技术还提供一种功率半导体装置，包含有一具有第一导电型的基材，一介电层，位于基材上，一具有第二导电型的半导体层，位于介电层上，一具有第二导电型的飘移层，位于半导体层上。至少一凹入式外延结构，其具有第一导电型，嵌入于飘移层中，其中凹入式外延结构位于一晶胞区域内。一垂直掺杂区，其具有第一导电型，位于飘移层中，而且垂直掺杂区包围凹入式外延结构。一源极导体，设于凹入式外延结构上。以及一沟渠绝缘结构，位于一包围晶胞区域的接面终端区域内，其中沟渠绝缘结构包括一沟渠、一绝缘层，设于沟渠的内壁上，用以及一导电层，填入沟渠中，其中源极导体电连接导电层。本专利技术提供一绝缘层，其位于接面终端区域内的沟渠绝缘结构中，绝缘层可以有效提升半导体功率装置的耐压能力，避免功率装置电性的崩溃，进一步地增加功率装置的可靠性。附图说明图I到图17是半导体功率装置制作方法示意图。图18是半导体功率装置剖面示意图。 图19是半导体功率装置剖面示意图。其中，附图标记说明如下100 半导体功率晶体管120 基材140 超级接面功率晶体管区140a晶胞区域140b接面终端区160 周边晶体管区170 介电层180 第一半导体层200 第二半导体层220 第三半导体层240 硬掩模层240a上层硬掩模层240b下层硬掩模层250 外延层260 沟渠270 掺质来源层280 凹入式外延结构290 第一垂直掺杂区300 衬垫层300a上层衬垫层300b下层衬垫层300c衬垫层图案310 光致抗蚀剂图案320 场氧化层320a场氧化层图案340 氧化层350 离子井350a第一离子井350c350b离子井离子井350d360a栅极氧化层360b栅极氧化层370a多晶硅栅极图案370b多晶硅栅极图案380 掺质注入区400 隔离层410 第一重掺杂区420 重掺杂区440 层间介电层460 深沟渠470 漏极接触洞500 掺质来源层510 衬垫层520 绝缘层520a第一绝缘层530 第二垂直掺杂区540a掺杂区540b掺杂区550 导电层550a导电层图案550b导电层图案560 第二重掺杂区570源极接触洞580源极导体590漏极导体600沟渠绝缘结构620半导体层630飘移层640垂直掺杂区650绝缘层670接触洞AAl有源区域AA2有源区域具体实施例方式参考图I到图18，其中附图中相同的装置或部位沿用相同的符号来表示。需注意 的是，附图是以说明是目的，并未依照原尺寸作图。首先，如图I所示，提供一第一导电型基材120，第一导电型基材120是P型掺杂娃基底。第一导电型基底120上定义有一超级接面功率晶体管区(super junction powerMOS region) 140和一周边晶体管区(peripheral MOSregion) 160,其中超级接面功率晶体管区140又可定义出两区域,分别是晶胞区(cell region) 140a与一包围所述的晶胞区域140a的接面终端区(junction termination region) 140b,其中晶胞区域140a是用来设置具有开关功能的晶体管装置，而接面终端区140b是包括用于延缓晶胞区域140a的高强度电场向外扩散的耐压结构。接着，根据本专利技术的优选实施例，利用外延工艺于第一导电型基材120上依序形成一具有第二导电型的第一半导体层180、一具有第二导电型的第二半导体层200、一具有第二导电型的第三半导体层220。第一半导体层180、第二半导体层200和第三半导体层220可以皆是N型外延层，其中第二半导体层200的掺质浓度高于第一半导体层180和第三半导体层220的掺质掺质浓度，而且第三半导体层220可当作功率装置的飘移层(driftlayer)。上述的外延工艺可以利用一化学气相沉积工艺或其它合适方法形成。仍然参考图I，接着，在第三半导体层220上形成一硬掩模层240，硬掩模层240可分成上、下两部分，上层硬掩模层240a的组成可用以是氮化硅(Si3N4)，而下层硬掩模层240b的组成可用以是二氧化硅(Si02)。接着，于晶胞区域140a进行一光刻蚀刻工艺，于硬掩模层240和第三半导体层220中形成至少一沟渠260。如图2所不,接着沉积一具第一导电性的掺质来源层270,例如，硼掺杂娃玻璃(Borosilicate glass, BSG),并使掺质来源层填满沟渠260,然后再进行回蚀刻,去除硬掩模层240表面上的掺质来源层270。接着，进行一热驱入(drive-in)程序，将掺质来源层270的掺质扩散进入第三半导体层220，形成一第一垂直掺杂区290而且其包围沟渠260，其特征在于第一垂直掺杂区290与第三半导体层220构成至少一垂直接面。接着，如图3，将掺质来源层270完全去除，本文档来自技高网...
【技术保护点】
一种半导体功率装置，其特征在于包含有：一基材，其具有一第一导电型；一第一半导体层，其具有一第二导电型，位于所述的基材上；一第二半导体层，其具有所述的第二导电型，位于所述的第一半导体层上；一第三半导体层，其具有所述的第二导电型，位于所述的第二半导体层上；至少一凹入式外延结构，其具有所述的第一导电型，嵌入于所述的第三半导体层中，所述的凹入式外延结构位于一晶胞区域内；一第一垂直掺杂区，其具有所述的第一导电型，位于所述的第三半导体层中，而且所述第一垂直掺杂区包围所述凹入式外延结构；一源极导体，设于所述的凹入式外延结构上；以及一沟渠绝缘结构，位于一包围所述晶胞区域的接面终端区域内，其中所述的沟渠绝缘结构包括一沟渠、一第一绝缘层，设于所述沟渠的内壁上，以及一导电层，填入所述的沟渠中，其中所述的源极导体电连接所述的导电层。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：林永发，徐守一，吴孟韦，陈面国，石逸群，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：
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