半导体装置的制造方法及半导体装置制造方法及图纸

本发明专利技术涉及半导体装置的制造方法及半导体装置，提供一种半导体装置的制造方法，抑制搭载半导体芯片的基板的结晶缺陷，并且缩短制造时间。在本实施方式的半导体装置（101）（其制造方法）中，经过如下工序之后，在该状态下在第二绝缘膜（16）上形成布线结构（26）：在基板（例如第一半导体芯片（10））上形成第一绝缘膜（14）的工序，在第一绝缘膜（14）形成开口部（14B）的工序，在第一绝缘膜（14）的开口部内搭载第二半导体芯片（12）的工序，以及跨越在第二半导体芯片（12）上和第一绝缘膜（14）上形成第二绝缘膜（16）的工序。

【技术实现步骤摘要】

本专利技术涉及半导体装置的制造方法及半导体装置。
技术介绍
历来，例如被称为多片式WCSP (Wafer Level Chip Size Package,晶片级芯片尺寸封装件)等的半导体装置是在基板固定半导体芯片后形成布线结构来制作的。作为半导体芯片对该基板的固定方法，已知通过薄膜(film)粘贴并固定半导体芯片的方法(参照专利文献Γ3等)。此外，作为其它的固定方法，也已知在对基板进行蚀刻之后，通过薄膜粘贴并固定 半导体芯片的方法(参照专利文献4等)。专利文献 专利文献I :日本特开2007-103714号公报； 专利文献2 :日本特开2007-103715号公报； 专利文献3 :日本特开2007-103716号公报； 专利文献4 :日本特开2004-186497号公报。可是，在现有的半导体芯片的固定方法中，现状是因为通过薄膜的粘贴来将半导体芯片固定在基板，所以需要长时间的热处理，此外需要对每个半导体芯片粘合薄膜，招致制造时间的巨大的增加。此外，在将半导体芯片固定在基板时，当对基板施加蚀刻时制造时间进一步增加，并且招致基板的结晶缺陷的可能性变高。专利技术内容因此，本专利技术本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其中，至少具有：在基板上形成第一绝缘膜的工序；在所述第一绝缘膜形成开口部的工序；在所述第一绝缘膜的所述开口部内搭载半导体芯片的工序；跨越在所述半导体芯片上和所述第一绝缘膜上，形成第二绝缘膜的工序；以及在所述第二绝缘膜上形成与所述半导体芯片电连接的布线结构的工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：齐藤弘和，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：