PMOS管的制作方法技术

本发明专利技术公开了一种PMOS管的制作方法，在半导体衬底表面形成凸起结构的第一硬掩膜层，采用外延生长工艺在第一硬掩膜层两侧的半导体衬底之上分别生长漏极SiGe外延层和源极SiGe外延层，接着在漏极SiGe外延层和源极SiGe外延层之上形成第二硬掩膜层，去除第一硬掩膜层后，所形成的开口暴露出半导体衬底，然后采用外延生长工艺在暴露出的半导体衬底之上生长新的半导体衬底，在新的半导体衬底之上形成第一侧壁层和栅极结构。采用本发明专利技术公开的方法，能够降低PMOS管的漏电流。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及一种PMOS管的制作方法。
技术介绍
图I 图6为现有技术中P型金属氧化物半导体(PMOS)管的制作方法的过程剖面示意图，该方法主要包括步骤101，参见图I，提供一半导体衬底1001，在半导体衬底1001表面生长栅氧化层1002，并沉积多晶硅，然后对多晶硅和栅氧化层1002进行刻蚀形成栅极结构。在本步骤中，首先进行栅氧化层1002的生长；然后，可通过化学气相沉积工艺，在晶片表面沉积一层多晶硅，厚度约为500 2000埃；之后，对多晶硅和栅氧化层1002进行刻蚀，制作出栅极结构，所述栅极结构包括由多晶硅构成的栅极1003和位于栅极1003下方的栅氧化层1002。步骤102，参见图2，向半导体衬底1001进行轻掺杂漏(LDD)注入，在栅极结构两侧的半导体衬底1001上形成轻掺杂漏极1004和轻掺杂源极1005，然后进行快速热退火处理。在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏端热载流子出现的可能性,如LDD注入。对于PMOS管，LDD注入的离子为P型元素,例如硼或铟。在LDD注入的过程中，半导体衬底1001受到离子碰撞导致硅结构的晶格发生损伤，为了修复晶格损伤，LDD注入后进行快速热退火处理，但是，需要注意的是，快速热退火处理的温度不可过高，否则不易形成浅结。步骤103，参见图3，在半导体衬底1001表面依次沉积二氧化硅(SiO2)和氮化硅(SiN)，然后采用干法刻蚀工艺刻蚀晶片表面的氮化硅，形成第二侧壁层1006，采用湿法刻蚀工艺刻蚀晶片表面的二氧化娃，形成第一侧壁层1007。第一侧壁层1007和第二侧壁层1006共同构成半导体器件的侧壁层，可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通，即注入的杂质发生扩散从而使源极和漏极相连，泄漏电流急剧增加。另外，在现有技术中可能还包括形成侧壁层的其他方法，例如侧壁层还有可能是NON结构，也就是说侧壁层包括第一侧壁层、第二侧壁层和第三侧壁层，其中，第一侧壁层和第三侧壁层为氮化硅，第二侧壁层是二氧化硅，形成方法为在沉积氮化硅，然后采用干法刻蚀工艺刻蚀氮化硅，刻蚀后的氮化硅覆盖栅极结构表面，形成第三侧壁层；依次沉积二氧化硅和氮化硅，采用干法刻蚀工艺刻蚀氮化硅，采用湿法刻蚀工艺刻蚀二氧化硅，刻蚀后的氮化硅和二氧化硅覆盖在第三侧壁层表面，形成第一侧壁层和第二侧壁层，第一侧壁层为刻蚀后的氮化硅，第二侧壁层为刻蚀后的二氧化硅。步骤104，参见图4，以栅极1003、第一侧壁层1007和第二侧壁层1006作为掩膜，对半导体衬底1001进行刻蚀,在第一侧壁层1007和第二侧壁层1006两侧的半导体衬底1001中分别形成沟槽。步骤105，参见图5，采用外延生长Gpitaxy)工艺，在暴露出的半导体衬底1001之上形成锗化硅(SiGe)外延层，将分别在两个沟槽中形成的SiGe外延层记作漏极SiGe外延层1008和源极SiGe外延层1009。需要说明的是，当采用外延生长工艺生长SiGe外延层时,生成的SiGe外延层仅会形成于暴露出的半导体衬底1001之上，故生成的SiGe外延层填充了第一侧壁层1007和第二侧壁层1006两侧的沟槽。 对于PMOS管来说，之所以采用外延生长工艺在漏源区形成SiGe外延层的原因为SiGe外延层为具有压应力的薄膜，其产生的压应力会作用于沟道中，本领域技术人员能够理解，当在沟道中施加压应力时，会增大空穴迁移率而减小电子的迁移率，又因为PMOS管的沟道中的载流子为空穴，可见，SiGe外延层作用于沟道中的压应力能够提高PMOS管沟道中载流子的迁移率，以达到提高PMOS管的响应速率并减少功耗的目的。步骤106，参见图6，进行离子注入，从而形成漏极1010和源极1011，然后进行快速热退火处理。需要说明的是，由于第一侧壁层1007和第二侧壁层1006可作为栅极结构的保护层，从而仅对栅极1003两侧的漏极SiGe外延层1008和源极SiGe外延层1009实现了注入，并最终形成漏极1010和源极1011。对于PMOS管，注入的离子为P型元素，例如硼或铟。为了修复晶格损伤，离子注入后进行快速热退火处理。同样的道理，快速热退火处理的温度不可过高，否则不易形成浅结。至此，本流程结束。然而，在现有技术中，当在上述步骤104中对半导体衬底1001进行刻蚀的过程中，会对半导体1001造成晶格损伤，其中，越靠近沟槽侧表面和底部的区域，则晶格损伤越严重，由于上述步骤106中快速热退火处理的温度不可过高，因此，步骤106中的快速热退火处理也难以修复由于刻蚀而对半导体衬底1001造成的晶格损伤，而这种晶格损伤会导致 制成的PMOS管的漏电流比较大。
技术实现思路
有鉴于此，本专利技术提供一种PMOS管的制作方法，能够降低PMOS管的漏电流。为实现上述专利技术目的，本专利技术的技术方案是这样实现的一种PMOS管的制作方法，该方法包括在半导体衬底表面形成第一硬掩膜层，并对第一硬掩膜层进行刻蚀，刻蚀后的第一硬掩膜层为位于半导体衬底之上的凸起结构；采用外延生长工艺在刻蚀后的第一硬掩膜层两侧的半导体衬底之上分别生长漏极锗化娃SiGe外延层和源极SiGe外延层,且所述漏极SiGe外延层和源极SiGe外延层的上表面低于所述第一硬掩膜层的上表面；在所述漏极SiGe外延层和源极SiGe外延层之上形成第二硬掩膜层，且所述第二硬掩膜层的上表面与所述第一硬掩膜层的上表面高度相同；去除第一硬掩膜层后，所形成的开口暴露出半导体衬底；采用外延生长工艺在暴露出的半导体衬底之上生长新的半导体衬底，且新的半导体衬底的上表面小于或等于漏极SiGe外延层和源极SiGe外延层的上表面的高度； 在所述漏极SiGe外延层、源极SiGe外延层、保护层和第二硬掩膜层围绕而成的沟槽的内壁形成第一侧壁层，在所述沟槽内形成栅极结构。所述第一硬掩膜层为二氧化硅；所述第一硬掩膜层的厚度为20至400纳米。所述漏极SiGe外延层和源极SiGe外延层的厚度为所述第一硬掩膜层的厚度的二分之一。所述第二硬掩膜层为氮化硅；所述在漏极SiGe外延层和源极SiGe外延层之上形成第二硬掩膜层的方法为沉积氮化硅，采用化学机械研磨CMP工艺去除第一硬掩膜层上表面的氮化硅。所述在漏极SiGe外延层和源极SiGe外延层之上形成第二硬掩膜层之前，该方法进一步包括沉积保护层，并采用CMP工艺去除第一硬掩膜层上表面的保护层。所述保护层为二氧化硅。所述新的半导体衬底的厚度为所述第一硬掩膜层的厚度的四分之一。所述第一侧壁层为二氧化硅；所述形成第一侧壁层的方法为沉积二氧化硅，并采用干法刻蚀对所沉积的二氧化硅进行刻蚀，刻蚀后的二氧化硅位于漏极SiGe外延层、源极SiGe外延层、保护层和第二硬掩膜层围绕而成的沟槽的内壁。所述栅极结构包括栅氧化层和位于栅氧化层之上的栅极；所述形成栅极结构的方法为在暴露出的新的半导体衬底之上生长栅氧化层，然后沉积多晶硅，并采用CMP工艺将多晶硅研磨至第二硬掩膜层的上表面。在所述沟本文档来自技高网...

【技术保护点】
一种PMOS管的制作方法，该方法包括：在半导体衬底表面形成第一硬掩膜层，并对第一硬掩膜层进行刻蚀，刻蚀后的第一硬掩膜层为位于半导体衬底之上的凸起结构；采用外延生长工艺在刻蚀后的第一硬掩膜层两侧的半导体衬底之上分别生长漏极锗化硅SiGe外延层和源极SiGe外延层，且所述漏极SiGe外延层和源极SiGe外延层的上表面低于所述第一硬掩膜层的上表面；在所述漏极SiGe外延层和源极SiGe外延层之上形成第二硬掩膜层，且所述第二硬掩膜层的上表面与所述第一硬掩膜层的上表面高度相同；去除第一硬掩膜层后，所形成的开口暴露出半导体衬底；采用外延生长工艺在暴露出的半导体衬底之上生长新的半导体衬底，且新的半导体衬底的上表面小于或等于漏极SiGe外延层和源极SiGe外延层的上表面的高度；在所述漏极SiGe外延层、源极SiGe外延层、保护层和第二硬掩膜层围绕而成的沟槽的内壁形成第一侧壁层，在所述沟槽内形成栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，周地宝，周晓君，神兆旭，王文博，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：