一种三值低功耗多米诺JKL触发器制造技术

本发明专利技术公开了一种三值低功耗多米诺JKL触发器，由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成，第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路和第四三值绝热多米诺文字运算电路将绝热逻辑、多值逻辑和多米诺电路结合在一起；优点是提高了JKL触发器的电路集成度及信息密度，与常规三值多米诺JKL触发器相比，能耗节省约69%。

【技术实现步骤摘要】

本专利技术涉及一种JKL触发器，尤其是涉及一种三值低功耗多米诺JKL触发器。
技术介绍
触发器是时序电路中时钟子系统的重要组成部分，广泛应用于采用高性能时钟的超大规模集成电路中。研究显示，时钟子系统的功耗约为电路总功耗的30-50%，因此低功耗触发器的研究对于降低时钟子系统的功耗和电路的总功耗具有十分重要的意义。采用交流脉冲电源的绝热触发器，改变了传统电路从电能到热能的不可逆的能量转换方式，充分回收电路内部节点中存储的电荷，实现能量的循环利用，从而降低了电路的功耗。随着半导体工艺的不断进步，硅片上布线所需要的面积比例越来越大，从而限制 了集成度及信息密度的进一步提高。采用多值逻辑可以提高每根连接线携带的信息量，大大减少电路中连接线的数量，从而减小芯片的面积，增强数据处理能力。多米诺电路以其速度快、面积小的优良特性被广泛应用于处理器、寄存器、缓存器中的高速运算电路及关键路径中，因此将多值逻辑与多米诺电路相结合能够在更大程度上提高电路集成度及信息密度。鉴此，将绝热逻辑、多值逻辑和多米诺电路应用到触发器的设计中具有现实意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，可以提高电路集成度及信息密度的三值低功耗多米诺JKL触发器。本专利技术解决上述技术问题所采用的技术方案为一种三值低功耗多米诺JKL触发器，由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平对应逻辑2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平对应逻辑2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平对应逻辑I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平对应逻辑I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度。·所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四本文档来自技高网...

【技术保护点】
一种三值低功耗多米诺JKL触发器，其特征在于由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平对应逻辑2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平对应逻辑2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平对应逻辑1的第三时钟信号，所述的第四时钟信号输入端接入幅值电平对应逻辑1的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度。...

【技术特征摘要】

【专利技术属性】
技术研发人员：汪鹏君，杨乾坤，郑雪松，
申请(专利权)人：宁波大学，
类型：发明
国别省市：