基于负微分电阻特性的混合SETCMOS D触发器制造技术

本实用新型专利技术涉及集成电路技术领域，特别是一种基于负微分电阻特性的混合SETCMOS?D触发器，该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现锁存器的功能,并通过级联两个锁存器实现D触发器功能。与传统的D触发器相比，本实用新型专利技术采用的基于负微分电阻特性的混合SET/CMOSD边沿触发器极大的降低了电路的功耗，并提高了电路的集成度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及集成电路
，特别是一种基于负微分电阻特性的混合SETCMOS D触发器。
技术介绍
当MOS管的特征尺寸随着摩尔定律的发展进入IOOnm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。数字电路随着MOS管特征尺寸的逐渐缩小，其稳定性和集成度也面临着挑战。单电子晶体管(single-electron transistor, SET)作为新型的纳米电子器件，有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特 性，能有效地降低电路的复杂程度。因此，采用SET设计电路是解决目前数字电路面临的困难的有效方案之一。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。本技术采用SET/CM0S混合的形式，构建了一个基于负微分电阻特性的数字电路-D触发器。
技术实现思路
本技术的目的是提供一种基于负微分电阻特性的混合SETCMOS D触发器，极大的降低了电路的功耗，并提闻了电路的集成度。本技术采用以下方案实现一种基于负微分电阻特性的混合SETCMOS D触发器，其特征在于，包括一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CMOS电路NDRl以及以SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-M0S1串联，所述NMOS管的漏极连接至该NDRl和SET-M0S1之间；一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路SET-M0S2，所述的NDR2和SET-M0S2串联，所述PMOS管的漏极连接至该NDR2和SET-M0S2之间；以及一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。在本技术一实施例中，所述SET-M0S1和SET-M0S2包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接，该单电子晶体管SET的漏源两端电压Kds必须满足VdsI WCs，其中，Q为总电容，CY=C+Cctrl+Cd+Cs e为元电荷。在本技术一实施例中，所述NDRl和NDR2包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Kds必须满足|匕|化/&，其中，Cs为总电容,e为元电荷。在本技术一实施例中，所述单电子晶体管SET由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流，该单电子晶体管SET的主要参数包括隧穿结电容Cd和Cs，隧穿结电阻ZPd和Rs,栅极电容 和Gfel ;其中，隧穿结的充电能必须大于环境温度引起的热涨落，即式中'Ec为隧穿结的充电能'CfCg+CMj+Cd+Cs为单电子晶体管的总电容为元电荷-A为玻尔兹曼常数'T为环境温度；隧穿结的电阻必须大于量子电阻，即4， 25. 8 ΚΩ，式中&为量子电阻;A为普朗克常量。在本技术一实施例中，所述NMOS传输管的参数满足沟道宽度1为65nm，沟道长度A1为100 nm,阈值电压Kth为O. 423 V ;所述PMOS传输管的参数满足沟道宽度Zfn为65nm，沟道长度4为100 nm,阈值电压Kth为-O. 365V ;所述PMOS管的参数满足沟道宽度Wv为100 nm，沟道长度&为65 nm，栅极电压Kpg为O. 3 V，阈值电压Vth为-O. 365 V ;所述NMOS管的参数满足沟道宽度K为lOOnm，沟道长度Zn为65nm，阈值电压Kth为O. 423 V,栅极电压Vn为O. 26V ;所述单电子晶体管SET的参数满足隧穿结电容C；、Cd为O. 15aF，隧穿结电阻兄、A为I ΜΩ，背栅电压Krfril为-O. IV，背栅电压Κ&12为O. 7V,背栅电容Gtri为O.laF，栅极电容 为O. 2aF。 与传统的D触发器相比，本技术采用的基于负微分电阻特性的混合SET/CMOSD触发器的工作电流仅仅只有2(Γ40ηΑ，极大的降低了电路的功耗；如果采用纯CMOS来实现缓冲器，本技术提出的D边沿触发器将需要14个晶体管，而如果采用SET/CM0S混合结构实现缓冲器，则需要16个晶体管，此外由于SET具有极小的面积，与纯CMOS构成的D边沿触发器相比，本技术的电路结构具有更小的面积。在低功耗、高集成度的设计中能得到很好的应用。而且与SET构成的触发器相比，本技术有较大的输出摆幅。附图说明图I是单电子晶体管SET结构示意图。图2是以SET/CM0S为基础的负微分电阻电路SET-MOS电路结构示意图。图3是以SET/CM0S为基础的负微分电阻电路SET-MOS电路的仿真特性曲线图。图4是具有NDR特性的混合SET/CM0S电路NDR电路结构示意图。图5是具有NDR特性的混合SET/CM0S电路NDR电路的仿真特性曲线图。图6是锁存器的结构示意图。图7是锁存器的仿真特性曲线图。图8是锁存器的瞬态仿真结果示意图。图9是本技术基于负微分电阻特性的混合SETCMOS D触发器的结构示意图。图10是该D触发器的仿真示意图。具体实施方式以下结合附图及实施例对本技术做进一步说明。本实施例提供一种基于负微分电阻特性的混合SETCMOS D触发器，其特征在于，包括一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CM0S电路NDRl以及以SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-M0S1串联，所述NMOS管的漏极连接至该NDRl和SET-M0S1之间；一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路SET-M0S2，所述的NDR2和SET-M0S2串联，所述PMOS管的漏极连接至该NDR2和SET-M0S2之间；以及一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。上述NDRl和NDR2包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Kds必须满足I Kds|<^/(^，其中，Q为总电容，e为元电荷。上述SET-MOSl和SET-M0S2包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接，该单电子晶体管SET的漏源两端电压Fds必须满足I Kds|<V^，其中，Q为总电容，e为元电荷。为了让一般技术人员更好的理解本技术，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于负微分电阻特性的混合SETCMOS D触发器，其特征在于，包括 一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CM0S电路NDRl以及以SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-MOSl串联，所述NMOS管的漏极连接至该NDRl和SET-MOSl之间； 一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路SET-M0S2，所述的NDR2和SET-M0S2串联，所述PMOS管的漏极连接至该NDR2和SET-M0S2之间；以及 一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。2.根据权利要求I所述的基于负微分电阻...

【专利技术属性】
技术研发人员：魏榕山，陈寿昌，陈锦锋，何明华，
申请(专利权)人：福州大学，
类型：实用新型
国别省市：