采样脉冲型触发器制造技术

本发明专利技术提出一种采样脉冲型触发器，包括：第一数据信号输入单元和第二数据信号输入单元；时钟信号输入单元；第一信号输出单元和第二信号输出单元；第一或非逻辑单元，用于在时钟信号、第一信号和第二信号的控制下输出第一门控的延迟时钟信号；第二或非逻辑单元，用于在时钟信号、第一信号和第二信号的控制下输出第二门控的延迟时钟信号；第一充放电单元，用于在时钟信号和第一门控的延迟时钟信号同为高电平时对第一数据信号进行条件采样；第二充放电单元，用于在时钟信号和第二门控的延迟时钟信号同为高电平时对第二数据信号进行条件采样；和保持单元，用于实现第一信号的上保持通路或下保持通路断开。该触发器不仅具有软边沿特性，还降低了功耗。

【技术实现步骤摘要】

本专利技术涉及触发器电路设计
，特别涉及ー种采样脉冲型触发器。
技术介绍
在同步数字系统中，越来越多的触发器被插入到数据通路中以打断数据通路提高系统时钟频率，从而提升系统性能。这就使得触发器的设计对系统影响越来越大。这种影响主要体现在以下三个方面首先，触发器功耗在时钟网络功耗中所占比例不断増加，而时钟网络功耗是系统总功耗的重要组成部分，所以触发器的功耗对系统功耗的影响越来越大；其次，流水线的加深使得触发器的延时在系统时钟周期中所占比例越来越大，因而触发器的性能对系统性能的影响越来越大；最后，芯片面积的增加、电源电压的降低以及エ艺偏差等影响的加剧都使得精确地控制时钟边界越来越困难，这就要求触发器本身具有软边沿特性以容忍时钟边界的不确定性。 触发器作为数字系统中最基本的时序单元广泛应用于集成电路设计。Flip-Flop(触发器)电路单元的示意图如图I所示，D为第一数据信号输入，CK为时钟信号输入，Q和Qb为互补信号输出。广泛应用在数字电路标准単元库设计中的传统的触发器电路单元基本电路结构如图 2 所不，这里以 SMIC (Semiconductor Manufacturing I本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种米样脉冲型触发器，其特征在于，包括 第一数据信号输入单元和第二数据信号输入单元，用于提供第一数据信号和第二数据信号，所述第一数据信号和第二数据信号互补； 时钟信号输入单元，用于提供时钟信号； 第一信号输出单兀和第二信号输出单兀，输出第一信号和第二信号，所述第一信号和第二信号互补； 第一或非逻辑单元，所述第一或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第一门控的延迟时钟信号； 第二或非逻辑单元，所述第二或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第二门控的延迟时钟信号； 第一充放电单元，所述第一充放电单元分别与所述时钟信号输入单元、所述第一数据信号输入单元和所述第一或非逻辑单元相连，用于在所述时钟信号和所述第一门控的延迟时钟信号同为高电平时对所述第一数据信号进行条件采样； 第二充放电单元，所述第二充放电单元分别与所述时钟信号输入单元、所述第二数据信号输入单元和所述第二或非逻辑单元相连，用于在所述时钟信号和所述第二门控的延迟时钟信号同为高电平时对所述第二数据信号进行条件采样；和 保持单元，所述保持单元分别与所述时钟信号输入单元、所述第一或非逻辑单元、所述第二或非逻辑单元相连，用于实现所述第一信号的上保持通路或下保持通路断开。2.如权利要求I所述的采样脉冲型触发器，其特征在于，还包括 第一 PMOS管，所述第一 PMOS管的漏极接电源，所述第一 PMOS管的栅极与所述时钟信号输入单元相连，所述第一 PMOS管的源极与所述第一充放电单元相连，用于在所述时钟信号为低电平时将所述第一 PMOS管的源极预充电至高电平； 第二 PMOS管，所述第二 PMOS管的漏极接所述电源，所述第二 PMOS管的栅极与所述第一数据信号输入单元相连，所述第二 PMOS管的源极与所述第一 PMOS管的源极相连；第三PMOS管，所述第三PMOS管的漏极接所述电源，所述第三PMOS管的栅极与所述第一或非逻辑单元的输出端相连，所述第三PMOS管的源极与所述第二 PMOS管的源极相连；和第四PMOS管，所述第四PMOS管的漏极接所述电源，所述第四PMOS管的栅极与所述第一PMOS管的源极相连，所述第四PMOS管的源极与所述第一信号输出单元相连，用于在所述第一 PMOS管的源极为低电平时将所述第一信号充电至高电平。3.如权利要求I所述的采样脉冲型触发器，其特征在于，所述第一或非逻辑单元包括 第八PMOS管，所述第八PMOS管的栅极与所述第一信号输出单元相连，所述第八PMOS管的源极与所述时钟信号输入单元相连； 第九PMOS管，所述第九PMOS管的漏极接电源，所述第九PMOS管的源极与所述第八PMOS管的漏极相连； 第十PMOS管，所述第十PMOS管的漏极接所述电源，所述第十PMOS管的栅极与所述第八PMOS管的漏极相连； 第十NMOS管，所述第十NMOS管的漏极与所述时钟信号输入单元相连，所述第十NMOS管的栅极与所述第二信号输出单元相连； 第i PMOS管,所述第^ PMOS管的漏极与所述第十NMOS管的源极相连,所述第十一 PMOS管的栅极分别与所述第十NMOS管的栅极和所述第九PMOS管的栅极相连，所述十一 PMOS管的源极接所述电源；和 第^ NMOS管,所述第^ NMOS管的漏极与所述第十PMOS管的源极相连,所述第十一 NMOS管的栅极与所述第十一 PMOS管的漏极相连，所述第十一 NMOS管的源极接地。...

【专利技术属性】
技术研发人员：马骏骏，乔飞，杨华中，汪惠，
申请(专利权)人：清华大学，
类型：发明
国别省市：