一种基于FinFET器件的脉冲型D触发器制造技术

本发明专利技术公开了一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；第一FinFET管、第二FinFET管和第三FinFET管为P型FinFET管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管为N型FinFET管，第一FinFET管和第二FinFET管的鳍的个数为1，第三FinFET管的鳍的个数为3，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鳍的个数为4；二输入或非门具有第一输入端、第二输入端和输出端；优点是种延时、功耗和功耗延时积均较小。

【技术实现步骤摘要】

本专利技术涉及一种脉冲型D触发器，尤其是涉及一种基于FinFET器件的脉冲型D触发器。
技术介绍
触发器作为数字电路系统的一种基本运算单元，被广泛运用在大规模的集成电路设计中,在性能要求比较高的微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。脉冲型D触发器是数字电路系统中较为常用的一种触发器。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点。目前FinFET管已被应用于脉冲型D触发器的设计领域。现有的一种基于FinFET器件的脉冲型D触发器(同栅脉冲型D触发器)的电路结构图如图1所示。该脉冲型D触发器由4个P型FinFET管、6个N型FinFET管和5个反相器组成。在工作过程中，该脉冲型D触发器通过三个反相器的延时得到脉冲信号，脉冲信号宽度较宽，电路节点实现数据的存储。该脉冲型D触发器由于采用电路节点存储数据，锁存效果不理想，且其通过三个反相器得到脉冲信号，导致脉冲型D触发器的延时、功耗和功耗延时积均较大。鉴此，设计一种延时、功耗和功耗延时积均较小的基于FinFET器件的脉冲型D触发器具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种延时、功耗和功耗延时积均较小的基于FinFET器件的脉冲型D触发器。本专利技术解决上述技术问题所采用的技术方案为：一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第
五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端。所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第七FinFET管为低阈值FinFET管，所述的第四FinFET管和所述的第六FinFET管为高阈值FinFET管。该结构中低阈值FinFET管能够能保证电路的
工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第五反相器的电路结构相同；所述的第一反相器包括第八FinFET管和第九FinFET管，所述的第八FinFET管为P型FinFET管，所述的第九FinFET管为N型FinFET管，所述的第八FinFET管的鳍的个数为2，所述的第九FinFET管的鳍的个数为1；所述的第八FinFET管和所述的第九FinFET管为低阈值FinFET管；所述的第八FinFET管的源极接入电源，所述的第八FinFET管的前栅、所述的第八FinFET管的背栅、所述的第九FinFET管的前栅和所述的第九FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第九FinFET管的源极接地。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。所述的第六反相器包括第十FinFET管和第十一FinFET管，所述的第十FinFET管为P型FinFET管，所述的第十一FinFET管为N型FinFET管，所述的第十FinFET管和所述的第十一FinFET管为低阈值管，所述的第十FinFET管和所述的第十一FinFET管的鳍的个数为1；所述的第十FinFET管的源极接入电源，所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十一FinFET管的前栅和所述的第十一FinFET管的背栅连接且其连接端为所述的第六反相器的输入端，所述的第十FinFET管的漏极和所述的第十一FinFET管的漏极连接且其连接端为所述的第六反相器的输出端，所述的第十一FinFET管的源极接地。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。所述的二输入或非门包括第十二FinFET管和第十三FinFET管，所述的第十二FinFET管为P型FinFET管，所述的第十三FinFET管为N型FinFET管，所述的第十二FinFET管和所本文档来自技高网...

【技术保护点】
一种基于FinFET器件的脉冲型D触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端。...

【技术特征摘要】
1.一种基于FinFET器件的脉冲型D触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述
\t的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端。2.根据权利要求1所述的一种基于FinFET器件的脉冲型D触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、...

【专利技术属性】
技术研发人员：胡建平，马天放，张绪强，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33