时钟信号生成电路制造技术

本发明专利技术涉及时钟信号生成电路，其目的在于提供一种从电源接通时刻起高速起动且即使产生外部干扰也能继续时钟信号的生成的时钟信号生成电路。在本发明专利技术中，在分别生成低速时钟信号和高速时钟信号时，将在成为高速时钟信号的振荡源的第1振荡电路中生成的第1振荡时钟信号作为上述高速时钟信号进行输出。此外，在从成为低速时钟信号的振荡源的第2振荡电路送出第2振荡时钟信号的情况下，将该第2振荡时钟信号作为上述低速时钟信号进行输出，另一方面，在没有送出第2振荡时钟信号的情况下，将对上述第1振荡时钟信号进行分频后的分频时钟信号作为低速时钟信号进行输出。

【技术实现步骤摘要】

本专利技术涉及时钟信号生成电路，特别涉及生成频率相互不同的多个时钟信号的时钟信号生成电路。
技术介绍
在半导体集成装置(以下称为LSI)中构筑的信号处理电路中，在需要高速处理的情况下以高频的时钟信号进行工作，另ー方面在不需要高速处理的情况下以低频的时钟信号进行工作，由此实现低功耗和高速处理。为了生成这样的时钟信号，作为在该LSI内构筑的振荡电路，使用晶体/陶瓷振荡电路、PLL (Phase Locked Loop，锁相环)振荡电路、由电容和电阻构成的CR振荡电路。CR振荡电路具有从电源接通时刻起到其振荡频率稳定为止的等待时间比晶体/陶瓷振荡电路、以及PLL振荡电路短的特长。此外，PLL振荡电路虽然振荡稳定等待时间比CR振荡电 路长，但具有能够振荡到比较高的频率的特长。晶体/陶瓷振荡电路的振荡频率自身根据晶体振子的特性来决定，因此基本上不能变更，但能够生成高精度的振荡信号。在这里，提出了如下的时钟信号生成电路，通过组合上述的CR振荡电路、PLL振荡电路以及晶体振荡电路以使得各自的特长有效，从而低功耗且缩短了振荡稳定等待时间(例如，參照专利文献I的图9)。在该时钟信号生成电路中，将晶体振荡电路生成的低频的时钟信号CLKl供给到上述的信号处理电路。此外，CR振荡电路生成具有高频的第I时钟信号CLK11。进而，基于在晶体振荡电路中生成的低频的时钟信号CLK1，PLL振荡电路生成高频的第2时钟信号CLK12。这时，在工作开始时，对信号处理电路供给在振荡稳定期间比较短的CR振荡电路中生成的第I时钟信号CLK11，在此期间中，如果PLL振荡电路的振荡状态稳定了的话，代替上述第I时钟信号CLK11，对信号处理电路供给PLL振荡电路生成的第2时钟信号CLK12 (例如，參照专利文献I的图15)。可是，在如上所述的时钟信号生成电路中，由于晶体振荡电路的从电源接通时刻起至其振荡工作稳定为止耗费的振荡稳定期间长达数百ms，所以以低频的时钟信号CLKl进行工作的电路块的起动时间变长。此外，为了使晶体振荡电路工作而在LSI外部连接的晶体振子容易受到电磁波、振动等的外部噪声、水分、尘埃/脏污等导致的端子间短路等的外部干扰的影响，当晶体振子由于该外部干扰而停止时，在PLL振荡电路中不再进行第2时钟信号CLK12的生成。由此，在信号处理电路要使用的时钟信号刚从第I输出信号CLKll切換到第2时钟信号CLK12的时候，有时信号处理电路成为工作停止状态。现有技术文献 专利文献 专利文献I :日本特开2001-344039号公报
技术实现思路
专利技术要解决的问题 本专利技术正是为了解决该问题而完成的，其目的在于提供一种从电源接通时刻起高速起动且即使产生外部干扰也能继续时钟信号的生成的时钟信号生成电路。用于解决课题的方案 一种时钟信号生成电路，分别生成具有第I频率的高速时钟信号以及具有比所述第I频率低的第2频率的低速时钟信号，其特征在干，具有 第I振荡电路，生成具有所述第I频率的第I振荡时钟信号；第2振荡电路，生成具有所述第2频率的第2振荡时钟信号；分频电路，生成对所述第I振荡时钟信号进行分频了的分频时钟信号；以及时钟选择电路，在将所述第I振荡时钟信号作为所述高速时钟信号进行输出并且从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将该第2振荡时钟信号作为所述低速时钟信号进行输出，另ー方面，在没有从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将所述分频时钟信号作为低速时钟信号进行输出。 专利技术的效果 在本专利技术中，在将在第I振荡电路中生成的高频的第I振荡时钟信号作为高速时钟信号，将在第2振荡电路生成的低频的第2振荡时钟信号作为低速时钟信号分别输出时，在从第2振荡电路没有送出第2振荡时钟信号的情况下，将对上述第I振荡时钟信号进行分频 后的分频时钟信号作为低速时钟信号进行输出。在这里，当以CR振荡电路构筑第I振荡电路，以晶体或陶瓷振荡电路构筑第2振荡电路时，在电源接通稍后，将在与第2振荡电路相比在短期间中振荡状态稳定的第I振荡电路中生成的第I振荡时钟信号进行分频后的分频信号成为低速时钟信号。由此，在电源接通后，在晶体或陶瓷振荡电路的振荡工作稳定之前，能够送出低速时钟信号，因此能够使以该低速时钟信号进行工作的信号处理电路立刻起动。而且，如果第2振荡电路的振荡工作稳定的话，代替上述分频时钟信号而将在该第2振荡电路中生成的高精度的第2振荡时钟信号作为低速时钟信号对信号处理电路供给。此外，在第2振荡电路的振荡工作稳定之后，即使晶体或陶瓷振荡器由于外部干扰的影响而陷入不能工作的状态，在此时，因为分频时钟信号代替上述第2振荡时钟信号而成为低速时钟信号，所以也能够使以该低速时钟信号进行工作的信号处理电路继续エ作。附图说明图I是表示构筑有本专利技术的时钟信号生成电路的LSI的内部结构的框图。图2是表示图I所示的时钟信号生成电路的工作的时间图。图3是表示图I所示的时钟信号生成电路的变形例的框图。图4是表不图3所不的时钟信号生成电路的工作的时间图。附图标记说明 3第I晶体振荡器； 4第2晶体振荡器； 20起动控制电路； 21低速晶体振荡电路；22闻速晶体振荡电路； 23高速PLL振荡电路； 24低速时钟控制电路； 25高速时钟控制电路； 26低速时钟选择电路； 27高速时钟选择电路； 28高速CR振荡电路； 29分频电路； 30基准时钟选择电路。具体实施例方式本专利技术的时钟信号生成电路在分别生成低速时钟信号和高速时钟信号时，将在成为高速时钟信号的振荡源的第I振荡电路中生成的第I振荡时钟信号作为上述高速时钟信号进行输出。此外，在从成为低速时钟信号的振荡源的第2振荡电路送出第2振荡时钟信号的情况下，将该第2振荡时钟信号作为上述低速时钟信号进行输出，另ー方面，在没有送出第2振荡时钟信号的情况下，将对上述第I振荡时钟信号进行分频后的分频时钟信号作为低速时钟信号进行输出。 图I是表示搭载有本专利技术的时钟信号生成电路的LSI的内部结构的框图。如图I所示，在该LSI中，构筑有进行该LSI的主要的各种信号处理的逻辑电路部I ;生成用于使该逻辑电路部I工作的高速时钟信号HCLK和比该高速时钟信号HCLK低频的低速时钟信号LSCLK并对逻辑电路部I供给的时钟信号生成部2。再有，在该LSI外部连接有成为上述低速时钟信号LSCLK的振荡源的产生低频的振荡信号的第I晶体振荡器3 ;生成比该低速时钟信号LSCLK高频的振荡信号的第2晶体振荡器4。在时钟信号生成部2中，起动控制电路20将在执行振荡工作的情况下具有逻辑电平1，在使振荡工作停止的情况下具有逻辑电平0的振荡使能信号EN1 EN3分别对各个低速晶体振荡电路21、高速晶体振荡电路22和高速PLL (Phase Locked Loop)振荡电路23供给。此外，起动控制电路20根据电源接通生成复位脉冲信号(reset pulse signal)RS,将其对各个低速时钟控制电路24和高速时钟控制电路25供给。低速晶体振荡电路21在被供给逻辑电平I的振荡使能信号EN1的期间中，基于从第I晶体振荡器3供给的振荡信号生成低频的振荡时钟信号LCLK，将其对各个高速PLL振荡电路23、低速时钟控制电路24以及低速时本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：夏目贤一，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：