本发明专利技术提供一种转换寄生基调为噪声的频率合成器及频率合成方法。直接式频率合成技术(例如飞快累加器架构)的优点之一为其可通过时间平均频率的概念产生任意多变的频率。在直接频率合成的频率输出端，两种型式的周期取代了单一型式的周期。不同于传统单一型式周期的频率使得频率能量被集中于其设计频率，基于时间平均频率的频率将其部份能量散布至可能在某些应用有害的寄生基调。寄生基调导因于频率合成器中的分数累加器周期性的进位序列。本发明专利技术建议一种方法及装置以打破此周期性并将寄生基调转换为宽带噪声。
【技术实现步骤摘要】
本专利技术是有关于一种频率合成器及频率合成方法，且特别是有关于一种可以。
技术介绍
频率合成器(frequency synthesizer)可在一频率范围内提供准确稳定的频率源，其常见于诸如无线电接收器、行动电话、卫星接收器或全球定位系统等现代电子装置。频率合成技术包括直接式频率合成(direct frequency synthesis)及间接式频率合成(indirect synthesis)等。其中，直接式频率合成技术包括直接式数字脉冲率(directdigital pulse rate)及飞快累加器(f lying-adder)架构等,具有频率改变速度快 及可以产生任意多变的频率等优点，然而其容易产生过多的杂散波(spur)，进而导致频率合成器所控制的如模拟数字转换器或数字模拟转换器的输出信号的频谱包含了不必要的寄生基调(spurious tone)。杂散波的产生实质上导因于频率合成器中的累加器规律性的进位序列(carrysequence)。请参照第IA图、第IB图及第IC图，第IA图绘示传统频率合成器的累加器的一例的示意图，第IB图绘示对应第IA图的传统频率合成器的累加器的累加结果波形图，第IC图绘示对应第IA图的传统频率合成器及不同分数运算子的进位序列的信号频谱图。于第IA图中，传统累加器05采用一控制字符FREQ(包括整数运算子I和分数运算子r)的作法以产生进位序列，其中分数运算子I■为一定值。由于分数运算子r为定值，故累加结果会稳定增加且传统累加器05产生的进位序列会如第IB图所示具有规律性。观察第IC图可以得知，因为规律性的进位序列而产生的杂散波，使得进位序列的频谱包含了不必要的寄生基调。此外，不同的分数运算子r所导致的寄生基调亦不同。请参照第ID图及第IE图，第ID图绘示传统频率合成器的累加器的另一例的示意图，第IE图绘示对应第ID图的传统频率合成器的累加器的累加结果波形图。于第ID图中，传统累加器10采用添加一随机数(random number) v于控制字符FREQ (包括整数运算子I和分数运算子r)的作法以期如第IE图所示能打破进位序列的规律性，进而希望改善杂散波的产生并达成随机递色(dithering)的结果。然而，添加随机数于控制字符的作法有诸多弊病。例如随机数的最佳大小及最佳添加速率均不能轻易决定，而是需要透过试误法(try and error)重复操作以求得最佳值。此外，为了使得输出频率不变，随机数的整体平均值必须为零，是故在电路设计上需要使用带正负号数字系统(signed number system)系统,增加系统复杂度及成本。更进一步地，在高速操作模式时，需要使用高速加法器才能添加随机数，耗费大量的硬件资源。
技术实现思路
本专利技术是有关于一种频率合成器及频率合成方法，通过转换寄生基调为噪声，进而得以移除寄生基调对于整体系统所产生的负面效应。根据本专利技术的第一方面，提出一种频率合成器，包括一累加单元以及一频率产生器。累加单元包括一分数累加器、一缓存单元及一整数累加器。分数累加器用以基于一分数运算子做累加运算以输出一进位序列，进位序列包括多个进位位。缓存单元用以依据一第一随机地址序列写入这些进位位，并依据一第二随机地址序列读取这些进位位，第二随机地址序列无关于第一随机地址序列。整数累加器用以基于一整数运算子及读出的这些进位位做累加运算以持续输出一计数值。频率产生器用以依据计数值输出一频率信号。根据本专利技术的第二方面，提出一种频率合成方法，包括下列步骤。基于一分数运算子做累加运算以输出一进位序列，进位序列包括多个进位位。依据一第一随机地址序列写入这些进位位于一缓存单元，并更依据一第二随机地址序列从缓存单元读取这些进位位，第二随机地址序列无关于第一随机地址序列。基于一整数运算子及读出的这些进位位做累加运算以持续输出一计数值。依据计数值输出一频率信号。为了对本专利技术的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下附图说明图IA绘示传统频率合成器的累加器的一例的示意图。图IB绘示对应第IA图的传统频率合成器的累加器的累加结果波形图。图IC绘示对应第IA图的传统频率合成器及不同分数运算子的进位序列的信号频谱图。图ID绘示传统频率合成器的累加器的另一例的示意图。图IE绘示对应第ID图的传统频率合成器的累加器的累加结果波形图。图2A绘示依照本专利技术较佳实施例的频率合成器的方块图。图2B绘示依照本专利技术较佳实施例的频率合成器的累加单元的示意图。图3绘示依照本专利技术较佳实施例的地址产生电路的一例的示意图。图4A绘示传统频率信号的信号频谱图。图4B绘示依照本专利技术较佳实施例的频率信号的信号频谱图。图5A绘示依照本专利技术较佳实施例的对应511位大小储存单元的进位序列的信号频谱图。图5B绘示依照本专利技术较佳实施例的对应63位大小储存单元的进位序列的信号频谱图。图6绘示依照本专利技术较佳实施例的频率合成方法的流程图。具体实施例方式本专利技术提出一种频率合成器及频率合成方法，通过随机化进化序列(carrysequence)以转换寄生基调(spurious tone)为噪声,进而得以降低或移除寄生基调对于整体系统所产生的负面效应。请参照第2A图及第2B图，第2A图绘示依照本专利技术较佳实施例的频率合成器的方块图，第2B图绘示依照本专利技术较佳实施例的频率合成器的累加单元的示意图。频率合成器100包括一累加单元110以及一频率产生器(clock generator) 120。累加单元110包括一、分数累加器112、一缓存单元114及一整数累加器116。分数累加器112用以基于一分数运算子r做累加运算以输出一进位序列CS，进位序列CS为一 I位数据串流，其依序包括多个进位位。其中，此时的进位序列CS基于分数运算子r仍具有规律性。缓存单元114用以依据一第一随机地址序列写入这些进位位，并依据一第二随机地址序列读取这些进位位为读出的进位位carry_in,第二随机地址序列无关于第一随机地址序列。由于第一随机地址序列与第二随机地址序列之间不具关联性，因此写入缓存单元114的进位位的次序与从缓存单元114读出的进位位的次序之间具有乱度；亦即，进位位写入与读出的次序之间不同且具乱度，使得进位序列CS的规律性被打破。整数累加器116用以基于一整数运算子I及读出的这些进位位carry_in做累加运算以持续输出一计数值counto频率产生器120用以依据计数值count输出一频率信号elk。不具关联性的第一随机地址序列与第二随机地址序列可记录于一查阅表(未绘示于图)以供缓存单元114在存取时使用即可。此外，亦可在累加单元110内附加一地址 产生电路118以提供第一随机地址序列与第二随机地址序列给缓存单元114。地址产生电路118的实现方法于本专利技术中并不做限制，其可如第3图所示利用例如为6地址位(b b)大小的一线性反馈位移缓存器(linear feedback shiftregister,LFSR) 119产生第一随机地址序列，再通过位反转(bitwise inverse)即可产生不相关的第二随机地址序列。此外，若将接点N的连接位置由b改变至其它地址位，则亦可以产生与第一随机地址序列与第二随机地址序列无关之其它随机本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：修黎明，林明杰，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：
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