时钟产生电路及ADC采样电路制造技术

一种时钟产生电路及ADC采样电路。时钟产生电路包括：第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号；叠加单元，连接第一输入单元和第二输入单元，叠加单元用于接收电压脉冲信号和模拟脉冲信号，将电压脉冲信号和模拟脉冲信号叠加产生时钟脉冲信号；时钟信号输出单元，连接于叠加单元，时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号。该时钟产生电路将输出的时钟信号与采样电路输入的模拟信号关联，使采样电路中晶体管开关的栅极电压和源极输入电压之差为恒定值，减少了谐波失真。

【技术实现步骤摘要】
时钟产生电路及ADC采样电路
本专利技术涉及集成电路领域，特别涉及一种时钟产生电路及ADC采样电路。
技术介绍
随着当代微电子技术的发展，作为模拟和数字信号接口电路的模数转换器(Analog-to-DigitalConverter，ADC)得到了广泛应用。与其他模数转换器相比，流水线模数转换器(pipelineADC)具有速度快、精度高、功耗低的优点。流水线模数转换器的功能是将输入的模拟量转换为数字量，转换过程一般包括采样、保持、量化和编码四个步骤。在实际的A/D转换中，采样和保持往往合并进行。采样(又称为取样或抽样)是指按一定频率，周期性地提取输入模拟信号的幅值，它实现了模拟信号在时域上的离散化。保持是指为了将采样后的输出信号转换为数字信号，需要一定的时间对采样值进行量化和编码，在这段时间内，采样值应保持稳定不变。因此，采样后的输出信号必须通过保持电路保持一段时间，直到量化、编码结束或下一次采样开始。通常采样和保持过程是通过采样/保持电路同时完成的。采样/保持电路中周期性地提取输入模拟信号的幅值通常是采用开关结构实现的。图1所示是流水线模数转换器中采样/保持电路的部分电路图。采样/保持电路中包括晶体管开关1和保持电容2。模拟信号SIG由开关1的一端(信号输入端)输入，并由开关1的另一端(信号输出端)输出。保持电容2连接至开关1的信号输出端。该电路的作用是在某个规定的时刻接收模拟信号SIG的电压，并在输出端保持该电压直至开始下次采样为止。采样/保持电路工作在采样状态和保持状态的两种状态之一。在采样状态下，开关1接通，采样/保持电路尽可能快地跟踪模拟信号SIG的电平变化；在保持状态下，开关1断开，跟踪过程停止，采样/保持电路中的保持电容2保持开关1断开前输入的模拟信号SIG的瞬时值。以开关1选用NMOS晶体管为例，NMOS晶体管的源极作为信号输入端输入模拟信号SIG，漏极作为信号输出端输出经过采样的模拟信号，栅极输入时钟产生电路产生的时钟信号CKBS以控制所述NMOS晶体管导通或截止。当所述时钟信号CKBS为高电平，所述NMOS晶体管导通，采样/保持电路跟踪模拟信号SIG的电压；当所述时钟信号CKBS为低电平，所述NMOS晶体管截止，跟踪过程停止，保持电容2保持所述NMOS晶体管截止前输入的模拟信号SIG的瞬时值。由于采样电路需要尽可能快地跟踪模拟信号SIG，因此采样电路中的开关成为影响采样效率的一个重要因素。对于一个晶体管开关，其导通电阻、电荷注入和时钟馈通都会影响采样电路采样效率。其中，晶体管开关的导通电阻受控于栅极电压和源极输入电压之差。如前所述，对于一个NMOS晶体管开关，其栅极电压由时钟产生电路产生的时钟信号CKBS提供，源极输入电压由模拟信号SIG提供，因此，本领域技术人员期望将时钟产生电路输出的时钟信号CKBS与模拟信号SIG关联，以减小晶体管开关的导通电阻的变化，从而减少采样电路的谐波失真。请参阅图2，图2示出了现有技术的时钟产生电路。该时钟产生电路包括九个NMOS晶体管(即第一NMOS晶体管N101至第九NMOS晶体管N109)，两个PMOS晶体管(即第一PMOS晶体管P101和第二PMOS晶体管P102)，三个采样电容(即第一电容C201至第三电容C203)，以及反相器301。第一脉冲控制信号输入端CKP和第二脉冲控制信号输入端CKN分别输入两路反相的脉冲控制信号，参考电压输入端GND提供电路的参考电压，电源电压输入端VDD提供时钟产生电路的电源电压，模拟信号输入端SIG输入模拟信号，模拟信号经采样后由时钟信号输出端CKH输出。上述时钟产生电路虽然可以将时钟产生电路输出的时钟信号与模拟信号关联，但仍然存在缺陷：一方面，该时钟产生电路的电路结构比较复杂；另一方面，时钟信号输出端CKH输出的时钟信号的电压值提升有限，受控于该时钟产生电路输出的时钟信号的晶体管开关仍然具有可变的导通电阻，这就限制了该时钟产生电路在高精度系统关键通路的应用。因此，迫切需要一种为采样电路的开关提供时钟信号，使该采样电路开关具有较小导通电阻变化的时钟产生电路。更多关于时钟产生电路的技术方案可以参考公开号为US7274222B2的专利技术名称为“模拟开关的控制方法”(ControlMethodForAnAnalogueSwitch)的美国专利文件，但仍没有解决上述问题。
技术实现思路
本专利技术解决是现有技术中时钟产生电路的电路结构复杂，并且输出的时钟信号的电压值提升有限，进而受控于该时钟信号的晶体管开关仍然具有可变的导通电阻的问题。为解决上述问题，本专利技术技术方案提供一种时钟产生电路，包括：第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号，所述模拟脉冲信号的脉冲电压值关联于模拟信号的电压值；叠加单元，连接所述第一输入单元和所述第二输入单元，所述叠加单元用于接收所述电压脉冲信号和所述模拟脉冲信号，将所述电压脉冲信号和所述模拟脉冲信号叠加产生时钟脉冲信号；时钟信号输出单元，连接于所述叠加单元，所述时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号，所述时钟信号的脉冲电压值关联于所述时钟脉冲信号的脉冲电压值。可选的，所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号为同相信号。可选的，所述时钟产生电路还包括脉冲控制信号发生单元，用于产生所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号。可选的，所述脉冲控制信号发生单元包括反相器，所述反相器的输入端输入脉冲控制信号，所述反相器的输出端连接所述第一输入单元以向所述第一输入单元提供第一脉冲控制信号，所述反相器的输出端连接所述第二输入单元以向所述第二输入单元提供第二脉冲控制信号，所述反相器的输出端连接所述时钟信号输出单元以向所述时钟信号输出单元提供第三脉冲控制信号。可选的，所述叠加单元包括电容，所述电容的第一端连接所述第一输入单元，所述电容的第二端连接所述时钟信号输出单元，所述电容的第一端和第二端还连接所述第二输入单元。可选的，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，源极输入所述第一脉冲控制信号的反相信号，漏极连接所述电容的第一端，衬底连接偏压电源。可选的，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，漏极连接所述电容的第一端，源极和衬底连接偏压电源。可选的，所述第二输入单元还包括第一NMOS晶体管和第二NMOS晶体管；所述第一NMOS晶体管的栅极输入所述第二脉冲控制信号，源极接地，漏极连接所述电容的第一端；所述第二NMOS晶体管的栅极输入所述第二脉冲控制信号，源极输入所述模拟信号，漏极连接所述电容的第二端。可选的，所述时钟信号输出单元包括第二PMOS晶体管和第三NMOS晶体管；所述第二PMOS晶体管的栅极输入所述第三脉冲控制信号，源极连接所述电容的第二端；所述第三NMOS晶体管的栅极输入所述第三脉冲控制信号，源极接地；所述第二PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接并输出所述时钟信号。本专利技术技术方案还提供一种ADC采样电路，包括NMOS晶体管、连接于所述NMOS晶体管的漏极的保持电容和所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟产生电路，其特征在于，包括：第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号，所述模拟脉冲信号的脉冲电压值关联于模拟信号的电压值；叠加单元，连接所述第一输入单元和所述第二输入单元，所述叠加单元用于接收所述电压脉冲信号和所述模拟脉冲信号，将所述电压脉冲信号和所述模拟脉冲信号叠加产生时钟脉冲信号；时钟信号输出单元，连接于所述叠加单元，所述时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号，所述时钟信号的脉冲电压值关联于所述时钟脉冲信号的脉冲电压值；脉冲控制信号发生单元，用于产生所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号；其中，所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号为同相信号；所述脉冲控制信号发生单元包括反相器，所述反相器的输入端输入脉冲控制信号，所述反相器的输出端连接所述第一输入单元以向所述第一输入单元提供第一脉冲控制信号，所述反相器的输出端连接所述第二输入单元以向所述第二输入单元提供第二脉冲控制信号，所述反相器的输出端连接所述时钟信号输出单元以向所述时钟信号输出单元提供第三脉冲控制信号。2.如权利要求1所述的时钟产生电路，其特征在于，所述叠加单元包括电容，所述电容的第一端连接所述第一输入单元，所述电容的第二端连接所述时钟信号输出单元，所述电容的第一端和第二端还连接所述第二输入单元。3.如权利要求2所述的时钟产生电路，其特征在于，所述第一输入单元包括第一PMO...

【专利技术属性】
技术研发人员：秦义寿，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：