用于制作包含应力层的半导体器件结构的方法技术

本发明专利技术提供一种用于制作包含应力层的半导体器件结构的方法，包括：提供前端器件结构，该前端器件结构包括半导体衬底和位于该半导体衬底之上的栅极结构；在该栅极结构的外围形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构和间隙壁结构；在半导体衬底中形成位于间隙壁结构的外侧且紧邻于该间隙壁结构的凹槽；在该凹槽中形成应力层；去除侧墙结构中的间隙壁结构；以及在第一栅极热氧化层结构的表面上形成第二栅极热氧化层。该方法能够减小在间隙壁结构下方由于Si消耗而造成的凹陷，从而使应力层更靠近栅极氧化层，并且同时还能够减小所形成的应力层的表面的下陷，进而提高最终形成的MOS器件的整体电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，且具体而言，涉及一种。
技术介绍
目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且也会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CM0SFET，简称为CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PM0SFET， 简称为PMOS^n N型金属氧化物半导体场效应晶体管(NM0SFET，简称为NM0S)分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。参照图1，其中，示出了根据现有技术制作的包含应力层的MOS器件结构的示意性剖面图100。如图1中所示，所述MOS器件结构包括半导体衬底101、栅极氧化层102、多晶硅栅103、栅极热氧化层104、应力层105、偏移间隙壁(offset spacer) 106、侧墙107、源/ 漏区108以及多个隔离槽(图中未示出)等，其中，所述应力层105位于所述MOS器件结构表面的凹槽中。此外，所述源/漏区108可以包括轻掺杂源/漏(LDD)区108a和重掺杂源/ 漏区108b，这种LDD结构可以用于防止由短沟道效应引起的漏极感应势垒降低(DIBL)。具体而言，在常规CMOS制造工艺中，用于制造包含应力层的MOS器件结构的方法主要包括下列步骤首先，提供前端器件结构，所述前端器件结构可以包括半导体衬底、栅极结构和多个隔离槽等，所述栅极结构包括栅极氧化层和形成在该栅极氧化层上的多晶硅栅；接着，对栅极结构进行重新热氧化(re-oxidation)，以形成栅极热氧化层，并且在该栅极热氧化层上形成间隙壁材料层；然后，依次蚀刻间隙壁材料层和栅极热氧化层，以在该栅极结构的外围形成侧墙结构，该侧墙结构从内到外依次包括栅极热氧化层结构和间隙壁结构；接着，在半导体衬底中形成凹槽，并且之后，在所述凹槽中通过例如外延(EPI)生长法形成应力层，所述应力层例如由锗硅(SiGe)或SiC构成；然后，去除所述间隙壁结构并形成偏移间隙壁，并且之后，例如通过离子注入形成LDD区；最后，在所述偏移间隙壁外侧形成侧墙，并且通过晕环和扩展(Halo & Ext.)离子注入在所述半导体衬底上形成所述MOS器件结构的重掺杂源/漏区。参照图2，其中，示出了在根据现有技术制作包含应力层的MOS器件结构的过程中所存在的问题的局部放大示意性剖面图。图2中，202为栅极氧化层，203为多晶硅栅，204为栅极热氧化层结构，205为应力层，且206为间隙壁结构。如图2中较小虚线圈所标示出的，在间隙壁结构206下方，由于形成栅极热氧化层结构204时会消耗半导体衬底中的Si，因而在半导体衬底中形成了凹陷。这样的凹陷将会导致后续形成的应力层205远离栅极氧化层202，并且进而会导致所形成的应力层205的表面下陷，如图2中较大虚线圈所标示出的。无论是应力层205远离栅极氧化层202还是应力层205其表面下陷，都将会导致不能如所期望地对位于栅极结构下方的沟道区施加适当的应力，从而无法有效地提高沟道区中载流子的迁移率，进而导致最终形成的MOS器件的电学性能变差。因此，基于上述原因，迫切需要一种用于制作包含应力层的MOS器件的方法。期望该方法能够减小由于形成栅极热氧化层会消耗一定量的Si而在半导体衬底中产生的凹陷，以使随后形成的应力层更靠近栅极氧化层，并且同时还能够减小应力层的表面的下陷， 以提高最终形成的MOS器件的整体电学性能。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。如上所述，根据现有技术制作包含应力层的半导体器件结构存在这样的问题，即， 所形成的应力层距离栅极氧化层较远并且应力层的表面向下凹陷，这将会导致不能对栅极结构下方的沟道区域施加适当的应力，从而无法有效地提高沟道区中载流子的迁移率，进而导致最终形成的MOS器件的电学性能变差。因此，为解决上述问题，本专利技术提供一种，所述方法包括提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底之上的栅极结构；在所述栅极结构的外围形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构和间隙壁结构；在所述半导体衬底中形成位于所述间隙壁结构的外侧且紧邻于所述间隙壁结构的凹槽；在所述凹槽中形成应力层；去除所述侧墙结构中的所述间隙壁结构；以及在所述第一栅极热氧化层结构的表面上形成第二栅极热氧化层。优选地，所述在所述栅极结构的外围形成侧墙结构进一步包括在所述前端器件结构的表面上依次形成第一栅极热氧化层和间隙壁材料层；以及依次蚀刻所述间隙壁材料层和所述第一栅极热氧化层，以形成所述第一栅极热氧化层结构和所述间隙壁结构。优选地，所述第一栅极热氧化层和所述第二栅极热氧化层均是在压强为 60(T760Torr且温度为70(Γ 050 的条件下、使用二氯乙烯、氮气和氧气或者使用氧气和氮气作为源气体、通过炉管氧化法而形成的。优选地，所述第一栅极热氧化层的厚度为1(Γ80埃。优选地，所述间隙壁材料层的厚度为10(Γ200埃。优选地，所述间隙壁材料层的构成材料选自氧化物、氮化物以及它们的组合中的至少一种。优选地，所述间隙壁材料层的构成材料为氮化硅。优选地，所述间隙壁材料层是在压强为0. Γ0. 5Torr且温度为55(T800°C的条件下、使用二氯乙硅烷和氨气或者使用六氯硅烷和氨气作为源气体、通过化学气相沉积而形成的。优选地，所述间隙壁结构通过使用磷酸和/或稀释氢氟酸进行湿法清洗来去除。优选地，所述第二栅极热氧化层的厚度为1(Γ50埃。优选地，所述应力层的构成材料选自SiGe和SiC以及它们的组合中的至少一种。优选地，在形成所述第二栅极热氧化层的步骤中，所述第二栅极热氧化层还形成在所述应力层的表面、所述半导体衬底的表面和所述栅极结构的表面上。本专利技术进一步提供一种包含通过如上所述的方法制作的半导体器件结构的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。本专利技术进一步提供一种包含通过如上所述的方法制作的半导体器件结构的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。根据本专利技术的，能够减小在间隙壁结构下方由于Si消耗而造成的凹陷，从而使应力层更靠近栅极氧化层，并且同时还能够减小所形成的应力层的表面的下陷，进而提高最终形成的MOS器件的整体电学性能。此外，该方法能够与传统CMOS制造工艺兼容，从而降低制造成本。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：何有丰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：