本发明专利技术一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明专利技术涉及一种利用栅多晶硅提高晶体管载流子迁移率的方法。CMOS器件中的PMOS器件的栅极由多晶硅晶粒大小不同的多层多晶硅层构成，并且PMOS器件栅极中任意一层多晶硅层的多晶硅晶粒大小比位于该任意一层多晶硅层下方的一层多晶硅层的多晶硅晶粒大小要小一些，由多层多晶硅层构成的栅极的内部的张应力传递至PMOS器件的沟道区，从而形成了PMOS器件沟道区沿沟道方向的压应力，该压应力有助于提高PMOS器件沟道区空穴的迁移率。
【技术实现步骤摘要】
本专利技术一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本专利技术涉及一种。
技术介绍
随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上。在一些特殊的芯片类型上，如互补金属氧化物Complementary Metal-Oxide-Semiconductor) 牛。通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，对P型MOS (PMOS)器件而言，如果在PMOS器件的沟道方向上施加压应力，则会对 PMOS器件中的空穴迁移率有较大的提高。图1是一个P型的金属氧化物半导体场效应晶体管100的结构示意图，构成晶体管100栅极101的材料一般为栅多晶硅，栅极101四周设置有侧墙隔离层106，栅氧化物层105将栅极101与沟道区104及绝缘隔离，如果在沟道区 104施加沿沟道方向的压应力，则PMOS器件100的空穴迁移率有所提高，这一结果是我们所期望的。因此，在使整个生成器件的制备保持不复杂化的前提下，利用应力工程来改善半导体器件的性能是我们所面临的一个问题，尤其是利用应力因素以施加PMOS器件的沟道方向上的压应力，来提高PMOS器件中的空穴迁移率，本申请正是基于改变构成晶体管栅极的栅多晶硅沉积方式及最终结构来获取这一压应力。
技术实现思路
鉴于上述问题，本专利技术提供一种， 包括以下步骤沉积不同层次的多层多晶硅层以构成一半导体器件所包含的第一导电类型的晶体管的栅极，并且，在沉积多晶硅层的过程中，所沉积的任意一层多晶硅层的多晶硅晶粒大小与多层多晶硅层中其他多晶硅层的多晶硅晶粒大小均不相同，用以形成栅极的不同层次多晶硅层之间的多晶硅晶粒大小的梯度。上述的方法，利用快速热化学气相沉积法以沉积不同层次的多层多晶硅层，并且在沉积的多层多晶硅层的过程中，所沉积的自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。上述的方法，在生成不同层次的多层多晶硅层以构成第一导电类型的晶体管的栅极之后，还形成有环绕在所述栅极侧壁的侧墙隔离层。上述的方法，在沉积多晶硅晶粒大小自下而上依次由大到小的多层多晶硅层过程3中，通过改变沉积工艺条件以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。上述的方法，于沉积晶粒较大的多晶硅层之后，沉积晶粒较小的多晶硅层时的反应温度低于沉积晶粒较大的多晶硅层时的反应温度，并且在沉积晶粒较小的多晶硅层的工艺过程中通入氢气。上述的方法，所述第一导电类型的晶体管为P型的金属氧化物半导体场效应管， 所述半导体器件还进一步包含多个N型的金属氧化物半导体场效应管的第二导电类型的晶体管，并且该半导体器件为互补金属氧化物半导体器件。另外，本专利技术还提供一种利用栅多晶硅提高晶体管载流子迁移率的半导体器件， 包括多个第一导电类型的晶体管以及第一导电类型的晶体管所包含的栅极；其中，所述栅极由不同层次的多层多晶硅层构成，并且所述多层多晶硅层中任意一层多晶硅层的多晶硅晶粒大小与其他多晶硅层的多晶硅晶粒大小均不相同，以形成栅极的不同层次的多晶硅层之间的多晶硅晶粒大小的梯度。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，在所述栅极所包含的多层多晶硅层中，自下而上的不同层次的多晶硅层的多晶硅晶粒大小依次由大到小。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，所述半导体器件进一步包含一种第二导电类型的晶体管，且第一导电类型的晶体管为P型的金属氧化物半导体场效应管，第二导电类型的晶体管为N型的金属氧化物半导体场效应管，并且该半导体器件为互补金属氧化物半导体器件。上述的利用栅多晶硅提高晶体管载流子迁移率的半导体器件，不同层次的多晶硅层之间的多晶硅晶粒大小的梯度形成栅极内部的张应力并传递至第一导电类型的晶体管的沟道区，以形成第一导电类型的晶体管沟道区沿沟道方向的压应力。本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本专利技术的这些和其他方面的优势无疑将显而易见。附图说明参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1是
技术介绍
中P型金属氧化物半导体器件的结构示意图。图2是NMOS器件、PMOS器件构成CMOS器件的示意图。图3是栅多晶硅的张应力传递至PMOS器件沟道区形成沟道方向压应力的示意图。图4A-4K是形成构成晶体管栅极的栅多晶硅沉积方式及最终结构的流程示意图。具体实施例方式参见图2所示，在互补金属氧化物半导体器件200中，NMOS器件和PMOS器件共同形成在硅衬底上的外延层中，其中，NMOS器件的有源区如源区212、漏区213与PMOS器件的有源区如源区222、漏区223通过有源区周围的浅沟槽隔离结构(STI，Shallow trench isolation) 230进行隔离。NMOS器件的栅氧化物层215位于栅极211与沟道区214之间，PMOS器件的栅氧化物层225位于栅极221沟道区2M之间，并且NMOS器件的栅极211、PM0S 器件的栅极221的侧壁上还环绕有例如没有掺杂的Si02等材料的侧墙隔离层(Spacer) 234。其中，栅极211、栅极221各自均分别覆盖有导电层235，并分别通过导电层235与外部电连接；并且源区212、漏区213以及源区222、漏区223均分别通过导电层232结构与互连通孔233内部填充的金属电性接触，导电层232用于将NMOS器件和PMOS器件的源区 212、漏区213以及源区222、漏区223分别电性导出，导电层232、235可选择先沉积镍层再进行快速热合金处理而形成NiSi。并且，覆盖CMOS器件并起到绝缘和物理保护作用的介电层231 —般采用磷硅玻璃(PSG)，互连通孔233位于介电层231中，互连通孔233内部的典型填充物一般为钨。图3中，是采用65纳米的CMOS工艺制备互补金属氧化物半导体器件300，CMOS器件300较于图2中CMOS器件200而言，除了 CMOS器件300中PMOS器件的栅极221’与CMOS 器件200的PMOS器件的栅极221在结构上有所区别以外，二者并无其他的差异。在一种优选实施方式中，PMOS器件的栅极221’由两层多晶硅层构成，包括沉积在栅氧化物层225上的多晶硅层221a以及沉积在多晶硅层221a上的另一多晶硅层221b，导电层235与多晶硅层221b接触。其中，多晶硅层221a的多晶硅晶粒大小大于多晶硅层221b的多晶硅晶粒大小，以形成栅极221’的不同层次的多晶硅层221a与多晶硅层221b之间的多晶硅晶粒大小的梯度，也即在栅极221’中，自下而上的多晶硅层221a与多晶硅层221b的各自多晶硅晶粒大小依次由大到小。其实，PMOS器件的栅极221’可以并不只限制于两层多晶硅层，还可以由多层多晶硅组成(未示出)，例如在图3中的多晶硅层2本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：俞柳江，邓建宁，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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