LDMOS器件及其制造方法技术

一种LDMOS器件，包括源区，栅极区，漏区，体区以及掺杂类型与体区相反的漂移区，体区在衬底区之上，漂移区在漏区和体区之间。LDMOS器件还包括绝缘介质层，所述绝缘介质层位于漂移区之上，栅极区之下。采用本发明专利技术的结构，可以提高器件的击穿电压，有利于降低导通电阻，使器件的功耗降低。并且在调整制造过程中，调整绝缘介质层和漂移区的结深对其他器件的较小。

【技术实现步骤摘要】
LDMOS器件及其制造方法
本专利技术涉及一种LDMOS器件及其制造方法。
技术介绍
横向双扩散MOS晶体管(LDMOS)，是一种轻掺杂漏的MOS器件。由于LDMOS —般工作在线性区，其电流基本保持不变，所以LDMOS的功耗主要取决于导通电阻的大小。为了增加击穿电压，在有源区和漏区之间有一个漂移区。LDMOS中的漂移区是该类器件设计的关键，漂移区的杂质浓度比较低，因此，当LDMOS接高压时，漂移区由于是高阻，能够承受更高的电压。目前传统的器件结构都是用较深的阱做的漂移区来承受器件耐压，由于阱的深度较深，漂移区耗尽较难，因此必须降低漂移区的掺杂浓度来承受耐压。这就导致器件的导通后的电阻较大，在相同的工作电流下器件功耗过高。且器件尺寸较大，使得芯片面积增大， 集成度降低，很难满足目前的电路设计需求。
技术实现思路
有鉴于此，有必要针对LDMOS器件通过降低漂移区的掺杂浓度来承受耐压导致导通电阻较大的问题，提供一种击穿电压较高、导通电阻较低的LDMOS器件。此外，还有必要针对LDMOS器件通过降低漂移区的掺杂浓度来承受耐压导致导通电阻较大的问题，提供一种使LDMOS器件击穿电压较高、导通电阻较低的LDMOS器件的制造方法。一种LDMOS器件，包括源区，栅极区，漏区，体区以及掺杂类型与体区相反的漂移区，体区在衬底区之上，漂移区在漏区和体区之间，还包括绝缘介质层，所述绝缘介质层位于漂移区之上，栅极区之下。优选地，还包括缓变沟道掺杂的P-body区，所述P-body区在体区之上，源区之下。优选地，所述的绝缘介质层为二氧化硅层。优选地，所述漂移区的掺杂浓度为IO17 IO18CnT3量级，所述漂移区的结深为0. 4 微米 2. 0微米。优选地，所述体区的掺杂浓度为IO17 IO18cnT3量级。优选地，所述绝缘介质层和栅氧层的厚度不相等。一种制造LDMOS器件的方法，所述LDMOS器件包括源区，栅极区，漏区，体区以及掺杂类型与体区相反的漂移区，体区在衬底区之上，漂移区在漏区和体区之间，其特征在于包括在漂移区上生长绝缘介质层的步骤。优选地，所述LDMOS器件还包括衬底引出区，栅氧层，位于栅极区两侧的栅侧墙区，P-body区，包括如下步骤步骤一，采用标准工艺的阱注入工艺，形成衬底；步骤二，利用标准的LOCOS或STI隔离工艺，通过有源区的版图，在将要形成的LDMOS的沟道区和源、漏、衬底以外区域形成隔离区；步骤三，对漂移区进行低掺杂，再生长所述绝缘介质层，形成LDMOS器件的漂移区；步骤四，接下来进行栅区的形成和源漏注入工艺，依次形成栅氧层，淀积和刻蚀栅材料，形成栅极区，P-body区注入和退火，低掺杂轻掺杂漏区且靠近漏区引出，形成栅侧墙， 然后是进行源漏和衬底引出注入；步骤五，依次淀积隔离层，光刻接触孔，淀积金属，光刻引线，钝化。优选地，所述漂移区采用缓变掺杂的方式。优选地，所述绝缘层形成时，器件除场区和漂移区外的区域被氮化硅覆盖。 通过引入绝缘介质层，可以调整绝缘介质层的厚度提升栅电极对漂移区的增强耗尽作用，因此，可以降低漂移区结深、提高掺杂浓度和优化绝缘介质厚度，使电场更均勻，利于提高器件耐压，减小漂移区长度或提高漂移区浓度，从而降低导通电阻。附图说明图1是第一种实施例的LDMOS器件结构图。图2是第二种实施例的实施例的LDMOS器件结构图。图3是第三种实施例的实施例的LDMOS器件结构图。具体实施方式基于本专利技术的结构，可以实现N型LDMOS器件和P型LDMOS器件，现以N型LDMOS 为例，若要实现本专利技术的P型的LDMOS器件结构，本领域技术人员只需要根据本专利技术实施例做相应改动即可。如图1所示，一种LDMOS器件，包括衬底101，体区103(P_well)，体区引出105， 源区，源区引出107，漏区，漏区引出109，栅氧层111，栅极区113，漂移区115，绝缘介质层 117，位于栅极区113两侧的栅侧墙区119，还包括P-body区121。绝缘介质层117位于漂移区115之上，栅极区113之下。绝缘介质层117采用电绝缘材料如二氧化硅。绝缘介质层117的厚度较薄，提高器件的耐压能力，绝缘介质层117 的厚度可根据器件要求确定，厚度一般在栅氧层111厚度到场氧隔离或STI的厚度(几十纳米到几千埃的范围)。通过降低绝缘介质层117厚度提升栅极区113对漂移区115增强耗尽作用。体区103和体区引出105均采用ρ型导电类型杂质掺杂，而源区、漏区和漂移区 115均采用η型导电类型的杂质掺杂，相应的，对于ρ型器件，各个区的杂质类型与η型 LDMOS相反。优选地，体区103采用较高的浓度IO17 IO18CnT3量级，降低体电阻，防止寄生三极管导通。漂移区115掺杂浓度为IO17 IO18CnT3量级，漂移区115结深在0. 4微米 2. 0微米左右。传统的漂移区浓度为7. 5 X IO16cnT3,漂移区结深为2. 0微米。P-body区121可以形成缓变沟道掺杂，调整阈值电压，减小衬底电阻，防止寄生三极管导通，提高体区浓度，缩短沟道长度，降低导通电阻并减小器件面积。P-body区121在体区之上，源区之下。因此，本专利技术的上述结构通过绝缘介质层117增强对漂移区115的耗尽，并且漂移区115深度较浅，提高了器件的耐压能力。漂移区的掺杂浓度较高，有利于降低导通电阻。如图2所示，其为另一实施例的LDMOS器件结构图。本实施例中，省去了图1所示的P-body区121，使结构更加简单。如图3所示，其为另一实施例的LDMOS器件结构图。本实施例中，体引出掺杂区 122结深浅，掺杂浓度高，从而降低体电阻，防止寄生三极管导通。本专利技术一种实施例的LDMOS的制造方法包括1、采用标准工艺的阱注入工艺，形成衬底。2、利用标准的LOCOS (局部硅氧化)或STI (浅沟槽隔离)隔离工艺，通过有源区的版图，在将要形成的LDMOS的沟道区和源、漏、衬以外区域形成隔离区；在此过程中，非 LOCOS或STI隔离的区域一般是通过二氧化硅和氮化硅作为硅表面的掩蔽层。利用这层掩蔽层，通过漂移区115的光刻刻板对漂移区进行涂胶一曝光一显影一氮化硅刻蚀。3、对漂移区进行低掺杂，再生长绝缘介质层，形成LDMOS器件的漂移区，漂移区的掺杂方式可以是均勻掺杂，也可以是采用掺杂浓度从漏区向体区103缓变掺杂的方式。生长的绝缘介质层厚度根据器件耐压需求调整；此时除了场区和漂移区以外的其余区域完全被氮化硅覆盖，调整绝缘介质层对其他器件影响很小。4、接下来进行栅区的形成和源漏注入工艺，依次形成栅氧层，淀积和刻蚀栅材料， 形成栅极区，P-body区注入和退火，低掺杂轻掺杂漏区(LDD)区，且LDMOS只在源端进行 LDD掺杂注入，形成栅侧墙。然后是进行源漏和衬底引出注入，形成图1所示结构。5、依次淀积隔离层，光刻接触孔，淀积金属，光刻引线，钝化。以上所述实施例仅表达了本专利技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本专利技术专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干变形和改进，这些都属于本专利技术的保护范围。因此，本专利技术专利的保护范围应以所附权利要求为准。权利要求1.一种LDMOS器件，包括源区本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：吴孝嘉，罗泽煌，孙贵鹏，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：