本发明专利技术涉及实现采用自动限界算法锁定到宽范围输入基准信号的ＰＬＬ单元的混合模式电子电路。
【技术实现步骤摘要】
【国外来华专利技术】高速PLL时钟乘法器相关申请的交叉引用本申请根据35U. S. C. 119(e)要求共同所有的题为“高速PLL时钟乘法器”的2007 年9月17日提交的美国临时专利申请No. 60/973，152的优先权，该专利的公开内容通过引用全部结合于此。
技术介绍
本专利技术涉及用于电子电路的锁相环，且更具体地涉及高速PLL时钟乘法器。锁相环(PLL)是生成相位被锁定到输入或“基准”信号的相位的信号的电子反馈系统。这通过使用相位及频率检波器比较压控振荡器或分频器的输出与输入基准信号以通用负反馈配置来实现。然后，相位检波器输出用于使振荡器相位驱向输入基准信号的相位。 因为单个集成电路可提供完整的锁相环构造块，该技术在各种电子应用中广泛使用。输出频率范围为从每秒不到一个周期到高达数个千兆赫兹(GHz)。当PLL必须能够接受可极宽地变化的输入基准信号时会发生问题。所需要的是可适合于宽范围输入基准信号的稳定PLL电路。附图简述图IA和IB各自示出本专利技术实施例的框图。图2是根据本专利技术实施例示出锁定和解锁检测算法的状态图。图3A和3B是示出本专利技术实施例的自动限界(auto ranging)状态算法的状态图。图4是根据本专利技术实施例示出监视计时器指示器的频率电压曲线图。图5是根据本专利技术实施例的VCO输出的曲线图。图6是根据本专利技术实施例的VCO输出的受限曲线的曲线图。图7是可容纳本专利技术实施例的计算机系统的简化框图。具体实施例方式本专利技术涉及包括模拟及数字组件两者的用于实现PLL 10单元的混合模式电子电路，其优选以CMOS半导体技术来实现。通过采用自动限界算法，PLL 10能够被锁定到宽范围输入基准信号，作为示例方式，其中的输入基准频率范围可从约22. 5MHz到约148. 5MHz。现参考图IA和1B，所示本专利技术具有包括相位频率检波器(PFD) 11、电荷泵12以及低通滤波器13的多个模拟组件，其中PFD 11被耦合到电荷泵12，电荷泵12又被耦合到低通滤波器13。滤波器输出被耦合到压控振荡器(VCO) 14。在一个实施例中，PFD 11具有范围在从约20到约40MHz的工作频率且具有发生重置时消除或最小化死区的可调节清除延迟。电荷泵具有范围在从约20到40MHz且线性度优于士5%的工作频率。将理解在其它实施例中可采用不同工作频率或线性度。VCO 14 包括从550到1100MHz (或如果cntp = avdd,在500MHz的频率下)振荡的四单元差分环振荡器。因为VCO从550到1100MHz中工作，在一实施例中输出时钟-Fout将比基准频率大 7倍、14倍或28被。同样，将理解在其它实施例中可采用不同工作频率或倍增因子。滤波器13的输出还被耦合到成对阈值比较器-CMPL 15和CMPH 16，其为工艺限制(process corners)而紧紧跟随VCO特性。CMPL 15和CMPH 16共享相同的几何尺寸并且在硅中实例化时优选放置成靠近VC0。更具体地，CMPL 15是向诸如自动限界FSM 17的数字组件指示期望的较低频率工作状态的VCO控制电压比较器。如果VCO 14控制电压(cntp) 输出在正常工作范围中，CMPL 15的输出将为等于“1”的逻辑高。如果cntp电压太低(即， 更靠近模拟接地)，CMPL 15的输出将为等于“0”的逻辑低。CMPH 16也是VCO控制电压比较器，但是，其向自动限界FSM 17表示较高频率工作状态。如果VCO 14控制电压(cntp) 输出在正常工作范围中，CMPH将为等于“0”的逻辑低。如果cntp电压太高，CMPH将为等于“1”的逻辑高。将向PLL 10的数字部分给出该信息并与过采样算法一起使用以便实现可适合于宽范围输入基准信号的稳定PLL电路。FSM 17控制分频器18和19，并基于与来自其它数字组件的输出以及模拟阈值比较器的输出相关联的值工作。其它数字组件包括输入频率分频器18、环分频器19、监视计数器20、数字锁定检测器21。输入分频器18接受可在例如在25MHz到400MHz之间变化的基准时钟信号。为了将VCO保持在其线性区域中，两个阈值比较器CMPL 15和CMPH 16向 FSM(有限状态机)提供VCO工作下限和上限。取决于PLL的所需输出工作范围，输入分频器18可对基准时钟信号分频或不分频。在表1的示例中示出输入分频器18可工作的不同分频比。输入分频器VCO输出输入时钟期望输出频率过釆样1800 MHz 到50 MHz 到 25100 MHz 到 508x400 MHzMHzMHz2800 MHz 到100 MHz 到200 MHz 至丨J 1004x400 MHz50 MHzMHz4800 MHz 到200 MHz 到400 MHz 至U 2002x400 MHz100 MHzMHz8800 MHz 到400 MHz 到800 MHz 到 400Ix400 MHz200 MHzMHz表1在一个实施例中，输入频率分频器18具有M = 1/2/4/8的分频因子，且频率范围为从25到340MHz。由FSM 17来控制分频因子，但是出于可测试性目的，允许所选分频的超控(override)0高频环分频器19提供PLL基准输出的反馈基准。环分频器19具有可调节分频因子N，其可将VCO频率除以例如20/25/30/40或50。特定实施例的实际分频因子视应用而定且通常是工程选择。图IB所示实施例中的环分频器19用具有允许较快操作的预定标级 (prescaler stage) 25的电路通过将高频常数除以28 (N*P = 7*4)来实现。将认识到预定标级将导致丢失分频比。但是，在两个级中实现环分频器19有利地允许在两个级之间输出“额定PCLK”。对于“额定pclk”，在一实施例中，优选实现多重比以支持工作模式的最大数量。PFD 11将输入频率分频器18的输出用作基准频率以检测与由环分频器19生成的 PLL 10的反馈基准的相位或频率偏移。电荷泵12负责产生或吸收直接依赖于PFD 11的输出的恒流。低通滤波器13集成该恒流以生成经过滤的成比例电压输出，后者又施加到VCO 14。将VCO 14的输出施加到环分频器19，如上所述，环分频器19的输出被施加到PFD 11 以及锁定检测器21。除以最大输入分频比(或因子)的分频器19的值提供PLL 10的倍增因子。因为输入基准频率的范围可从22. 5MHz到148. 5MHz，在一实施例中，主PLL功能是由倍增因子7来锁定的频率。图2示出锁定检测器19的状态图。锁定检测器19决定PLL何时锁定到基准频率。该检测器是完全数字化的且其拥有两个计数器，Ns时钟计数器(Nsclkcoimter)和Np 时钟计数器(Npclkcoimter)，其如图2所示地工作。第一计数器将由VCO频率来锁定且对基准时钟(输入分频器的输出)和反馈时钟沿(由环分频器的输出生成)之间的距离进行计数。第二计数器用第一计数器的结果和给定阈值(Thres 1)的比较结果来计数。如果在第二计数器达到阈值2 (Thres 2)前第一计数器超过阈值1，将重置第二计数器。如果第二计数器达到Thres 2，我们宣称PLL从其到达Thres 2的时刻已被锁定，延迟小于Thres 本文档来自技高网...
【技术保护点】
１．一种锁相环电路，包括：模拟部分，其适配成生成响应于宽范围输入频率的压控振荡器的输出；以及数字部分，其适配成选择性地过采样或不过采样所述压控振荡器频率以使得所述压控振荡器对多个输入频率维持在其线性工作区域中。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·J·玛查多，
申请(专利权)人：辛奥普希斯股份有限公司，
类型：发明
国别省市：US
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