本发明专利技术提供了一种基于循环左移的WPAN中准循环矩阵串行乘法器，用于实现WPAN标准1/2码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括2个预先存储1/2码率矩阵F中循环矩阵生成多项式的生成多项式查找表、2个对向量m数据比特和生成多项式进行标量乘的21位二进制乘法器、2个对乘积和移位寄存器内容进行模2加的21位二进制加法器、2个存储被循环左移1位的和的21位移位寄存器。本发明专利技术提供的准循环矩阵串行乘法器具有寄存器少、结构简单、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及信道编码领域，特别涉及一种WPAN标准1/2码率QC-LDPC近似下三角 编码中的准循环矩阵串行乘法器。
技术介绍
低密度奇偶校验（Low-DensityParity-Check,LDPC)码是高效的信道编码技术之 一，而QC-LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G 和校验矩阵Η都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循 环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因 此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。 当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵Η 变换成近似下三角形状HAW，它由6个子矩阵组成如下： 其中，L是下三角矩阵。HAW对应码字vAW= (s，p，q)，矩阵A和C对应信息向量s， 矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向 量P的方法如下： p=s(C+ELJA)T ((D+ELJB)T (2) 其中，上标jPT分别表示对矩阵求逆和转置。令 m=s(C+EL:A)τ (3) F= ((D+ELJB)T (4) 则向量m和矩阵F满足如下关系： p=mF (5) 矩阵F是由如下uXu个bXb阶循环矩阵F^(0彡i〈u，0彡j〈u)构成的准循环 矩阵： F的连续b行和b列分别被称为块行和块列。由式（6)可知，F有u块行和u块 列。令4 ,是循环矩阵Fy的生成多项式。 令向量m= (e。，…，euXbD，部分校验向量p= (d。，山，…，duXbD。以b比特为一 段，向量m和部分校验向量p均被等分为u段，即m= (m。，11^，…，muD和p= (p。，…，puD。 由式（5)可知，部分校验向量的第j段？]满足 ρ』=m0F。，+mu !FU （7) 其中，0彡i〈u，0彡j〈u。令fj4和哲1*分别是生成多项式4 ,循环右移n位和循环 左移η位的结果，其中，0<n<b。那么，式（7)等号右边的第i项可展开为 式（5)涉及向量与准循环矩阵的乘法，目前广泛采用的是基于u个I型移位寄存 器加累加器（Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的方案。图 1 是 单个SRAA-I电路的功能框图，向量m逐位串行送入该电路。当用SRAA-I电路计算校验段 P](0 <j〈u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式， 累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载F 的第〇块行、第j块列的生成多项式，比特％移入电路，并与移位寄存器的内容 进行标量乘，乘积eXf与累加器的内容0模2加，和存回累加器。当第1个时钟周期 到来时，移位寄存器循环右移1位，内容变为!；^，比特6 1移入电路，并与移位寄存器的内容 C进行标量乘，乘积egA累加器的内容4:模2加，和存回累加器。上 述右移-乘-加-存储过程继续进行下去。当第b-Ι个时钟周期结束时，比特ebi已移入 电路，此时累加器存储的是部分和mQFa]，这是向量段叫对p,的贡献。当第b个时钟周期到 来时，移位寄存器从生成多项式查找表加载F的第1块行、第j块列的生成多项式 重复上述右移-乘-加-存储过程。当向量段叫完全移入电路时，累加器存储的是部分和mcFw+mA」。重复上述过程，直到整个向量m全部串行移入电路。此时，累加器存储的是校 验段P]。使用u个SRAA-I电路能构成图2所示的准循环矩阵串行乘法器，它在uXb个时 钟周期内同时求出u个校验段。该方案需要2XuXb个寄存器、uXb个二输入与门和uXb 个二输入异或门，还需要u个uXb比特ROM存储循环矩阵的生成多项式。 WPAN标准采用了一种码率η= 1/2 的QC-LDPC码，b= 21，u= 2。 WPAN标准1/2码率QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有解决方 案是基于2个SRAA-I电路，需要84个寄存器、42个二输入与门和42个二输入异或门，还需 要84比特的ROM存储准循环矩阵F的所有循环矩阵生成多项式。该方案的缺点之一是需 要大量寄存器，势必会造成电路的功耗大、成本高。
技术实现思路
WPAN标准1/2码率QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有实现方 案存在功耗大、成本高的缺点，针对这些技术问题，本专利技术提供了一种基于循环左移的准循 环矩阵串行乘法器。 如图4所示，WPAN标准1/2码率QC-LDPC近似下三角编码中的准循环矩阵串行乘 法器由4部分组成：生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存 器。乘法过程分3步完成：第1步，清零移位寄存器R。、!^;第2步，输入比特ek (0彡k〈uXb)， 生成多项式查找表"、1^分别输出1/2码率准循环矩阵F第i= (符号表示不 大于k/b的最大整数）块行中第0、1块列的生成多项式，这些生成多项式分别通过b位二 进制乘法器MpMi与比特ek进行标量乘，b位二进制乘法器M 乘积分别通过b位二进 制加法器A。、Ai与移位寄存器R。、&的内容相加，b位二进制加法器A。、和被循环左移 1位后的结果分别存入移位寄存器R。、R1;第3步，以1为步长递增改变k的取值，重复第2 步uXb次，直到整个向量m输入完毕，此时，移位寄存器R。、&存储的分别是校验段p。、Pl， 它们构成了部分校验向量P= (P。，Pi)。 本专利技术提供的准循环矩阵串行乘法器结构简单，适用于WPAN标准中1/2码率的 QC-LDPC码，能在保持速度的条件下，减少寄存器，降低功耗，节约成本。 关于本专利技术的优势与方法可通过下面的专利技术详述及附图得到进一步的了解。【附图说明】 图1是I型移位寄存器加累加器SRAA-I电路的功能框图； 图2是由u个SRAA-I电路构成的准循环矩阵串行乘法器； 图3是乘加移位寄存器MASR电路的功能框图； 图4是由2个MASR电路构成的一种基于循环左移的准循环矩阵串行乘法器。【具体实施方式】 下面结合附图对本专利技术的较佳实施例作详细阐述，以使本专利技术的优点和特征能更 易于被本领域技术人员理解，从而对本专利技术的保护范围作出更为清楚明确的界定。 既然将循环矩阵的生成多项式循环右移η位等价于将它循环左移b-n位，即 耵1 =?/.Γη)，那么式⑶可改写为与式⑶相比，式（9)的显著优点是生成多项式& ,无需循环右移。式（9)是一个 乘-加-左移-存储的过程，其实现用乘加移位寄存器（Multiplier-Adder-Shift-Regist er，MASR)电路。图3是MASR电路的功能框图，向量m被逐位串行送入该电路。当用MASR 电路计算校验段P] (〇 <j〈u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的 所有生成多项式，移位寄存器被清零初始化。当第0个时钟周期到来时，生成多项式查找表 输出F的第0块行、第j块列的生成多项式fa]，比特e。移入电路，并与生成多项式f进行 标当前第1页1 2&nbs本文档来自技高网...
【技术保护点】
一种基于循环左移的WPAN中准循环矩阵串行乘法器，当采用近似下三角编码方法对WPAN标准1/2码率QC‑LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵Fi,j构成的阵列，fi,j是循环矩阵Fi,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种1/2码率的QC‑LDPC码，b＝21，u＝2，向量m＝(e0,e1,…,eu×b‑1)，以b比特为一段，部分校验向量p被等分为u段，即p＝(p0,p1)，其特征在于，所述乘法器包括以下部件：生成多项式查找表L0、L1，分别预存1/2码率准循环矩阵F中第0、1块列的循环矩阵生成多项式；b位二进制乘法器M0、M1，分别对向量m的比特和生成多项式查找表L0、L1的输出进行标量乘；b位二进制加法器A0、A1，分别对b位二进制乘法器M0、M1的乘积和移位寄存器R0、R1的内容进行模2加；移位寄存器R0、R1，分别存储b位二进制加法器A0、A1的和被循环左移1位后的结果以及最终的校验段p0、p1。
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹏，
申请(专利权)人：荣成市鼎通电子信息科技有限公司，
类型：发明
国别省市：山东;37
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