DTMB中改进的QC-LDPC编码器制造技术

本发明专利技术提供了一种DTMB中改进的QC-LDPC编码器，该编码器主要由循环左移累加器、并行滤波器和线性反馈移位寄存器三部分组成，它们共用63个127位寄存器。本发明专利技术提供的QC-LDPC编码器兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少资源需求，具有编码速度快、资源消耗少、功耗小、成本低等优点。

Improved QC-LDPC encoder in DTMB

The present invention provides an improved DTMB QC-LDPC encoder, the encoder is mainly composed of a circular left shift accumulator, parallel filter and linear feedback shift register is composed of three parts, they share 63 127 bit registers. The invention provides a QC-LDPC encoder compatible with multi bit rate, encoding time and rate independent, can significantly improve the encoding speed and reduce the demand for resources, with the encoding speed, less resource consumption, low power consumption and low cost.

【技术实现步骤摘要】

本专利技术涉及信道编码领域，特别涉及一种DTMB系统中改进的QC-LDPC码的高效编码方法。
技术介绍
低密度奇偶校验（Low-DensityParity-Check,LDPC）码是高效的信道编码技术之一，而准循环LDPC（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。DTMB标准采用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是由a×c个b×b阶循环矩阵Gi,j（0≤i<a,0≤j<c,t=a+c）构成的阵列，右半部分是一个单位矩阵，如下所示：其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令gi,j是循环矩阵Gi,j的生成多项式。DTMB标准采用了码率η=0.4、0.6和0.8三种QC-LDPC码，均有t=59和b=127。图1给出了不同码率η下的参数a和c。对于DTMB标准，生成矩阵G对应码字v=(p,s)，G的前c块列对应的是校验向量p=(d0,d1,…,dc×b-1)，后a块列对应的是信息向量s=(e0,e1,…,ea×b-1)。以b比特为一段，校验向量p被等分为c段，即p=(p0,p1,…,pc-1)；信息向量s被等分为a段，即s=(s0,s1,…,sa-1)。由v=sG可知，第j段校验向量满足pj＝s0G0,j+s1G1,j+...+siGi,j+...+sa-1Ga-1,j(2)其中，0≤i<a，0≤j<c。令是生成多项式gi,j循环右移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为siGi,j=ei×bgi,jr(0)+ei×b+1gi,jr(1)+...+ei×b+b-1gi,jr(b-1)---(3)]]>目前，QC-LDPC串行编码广泛采用的是基于c个I型移位寄存器加累加器（Type-IShift-Register-Adder-Accumulator,SRAA-I）电路的方案。图2是单个SRAA-I电路的功能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段pj（0≤j<c）进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第j块列的生成多项式信息比特e0移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为信息比特e1移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容模2加，和存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特eb-1已移入电路，此时累加器存储的是部分和s0G0,j，这是信息段s0对pj的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式重复上述右移-乘-加-存储过程。当信息段s1完全移入电路时，累加器存储的是部分和s0G0,j+s1G1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的是校验段pj。使用c个SRAA-I电路能构成图3所示的串行编码器，它在a×b个时钟周期内同时求出c个校验段。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要c个a×b比特ROM存储循环矩阵的生成多项式。为兼容3种码率，DTMB标准中QC-LDPC串行编码的现有解决方案是基于35个SRAA-I电路，需要8890个寄存器、4445个二输入与门和4445个二输入异或门，还需要278,892比特的ROM存储3种码率生成矩阵G的所有循环矩阵生成多项式。3种码率所需的编码时间分别是3107、4631和6155个时钟周期。该方案的缺点是编码速度慢、资源需求量大。
技术实现思路
DTMB系统多码率QC-LDPC编码的现有实现方案中存在编码速度慢、资源需求量大的缺点，本专利技术对DTMB采用的QC-LDPC码加以修改，提供了一种高效编码方法，能有效提高编码速度，降低资源需求。如图5所示，DTMB标准中改进的QC-LDPC编码器主要由3部分组成：循环左移累加器（RLA）、并行滤波器和线性反馈移位寄存器（LFSR）。整个编码过程分9步完成：第1步，使用并行滤波器输入信息向量s；第2步，使用并行滤波器计算向量f和m；第3步，使用LFSR计算向量q和w；第4步，使用LFSR计算向量x；第5步，使用RLA计算部分校验向量px；第6步，使用LFSR计算向量y；第7步，使用并行滤波器调整向量s、f和px；第8步，使用LFSR计算部分校验向量py；第9步，使用并行滤波器输出码字v=(s,py,px)。本专利技术改进的QC-LDPC编码器兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优势与方法可通过下面的专利技术详述及附图得到进一步的了解。附图说明图1汇总了DTMB系统中3种码率QC-LDPC码生成矩阵的参数a和c；图2是I型移位寄存器加累加器SRAA-I电路的功能框图；图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；图4是行交换后近似下三角校验矩阵的结构示意图；图5是DTMB标准中兼容3种码率改进QC-LDPC码的编码器整体结构；图6给出了码率η=0.4时各个多输入异或门与寄存器及其抽头的连接关系；图7给出了码率η=0.6时各个多输入异或门与寄存器及其抽头的连接关系；图8给出了码率η=0.8时各个多输入异或门与寄存器及其抽头的连接关系；图9是编码器各组成部分以及整个电路的硬件资源消耗；图10是各编码步骤以及整个编码过程所需的处理时间；图11比较了传统的串行SRAA法与本专利技术的编码速度和资源消耗。具体实施方式下面结合附图对本专利技术的较佳实施例作详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围作出更为清楚明确的界定。循环矩阵的行重和列重相同，记作w。如果w=0，那么该循环矩阵是全零矩阵。如果w=1，那么该循环矩本文档来自技高网...

【技术保护点】
一种DTMB中改进的QC‑LDPC码，原QC‑LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状HALT，u反映了HALT与下三角矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC‑LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，为使3种码率对应的参数u均为2，对η=0.4时的校验矩阵H进行如下修改：首先，清零第33～36块列中的4个循环矩阵Ir(67)，其中，Ir(67)是b×b阶单位矩阵I循环右移67位的结果；然后，将前36块列循环左移1块列。

【技术特征摘要】
1.一种DTMB中改进的QC-LDPC码，原QC-LDPC码的校验矩阵H是由c×t个b×b
阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状HALT，u反映了HALT与下三角
矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分别是0.4、0.6、
0.8，对于这3种不同码率QC-LDPC码，均有t=59和b=127，3种不同码率对应的参数a
分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参
数u分别是3、2、2，为使3种码率对应的参数u均为2，对η=0.4时的校验矩阵H进行如
下修改：首先，清零第33～36块列中的4个循环矩阵Ir(67)，其中，Ir(67)是b×b阶单位矩阵I
循环右移67位的结果；然后，将前36块列循环左移1块列。
2.一种DTMB中改进的QC-LDPC编码器，改进后的QC-LDPC码的校验矩阵H是
由c×t个b×b阶循环矩阵构成的阵列，通过行交换变换成近似下三角形状HALT，u反映了
HALT与下三角矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分
别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有t=59、b=127和u=2，3种
不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，
校验矩阵H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，
校验向量p被等分为c段，即p=(p1,p2,…,pc)，信息向量s被等分为a段，即s=(s1,s2,…,
sa)，H对应码字v=(p,s)，p=(py,px)，py=(p1,p2,…,pc-2)，px=(pc-1,pc)，其特征在于，所
述编码器包括以下部件：
循环左移累加器RLA，主要由开关Z1、寄存器R60～R61、b位二输入异或门A1～A2和查
找表L1～L2组成，用于计算部分校验向量px；
并行滤波器，主要由开关Z2～Z3、寄存器R1～R59和多输入异或门Aη,1～Aη,c组成，用于信
息向量s的输入、向量f和m的计算、向量的调整、码字v的输出；
线性反馈移位寄存器LFSR，主要由开关Z4、寄存器R62～R63、b位二输入异或门A3～A4和循环右移器Q1～Q2组成，用于计算向量q、w、x、y和部分校验向量py。
3.根据权利要求2所述的一种DTMB中改进的QC-LDPC编码器，其特征在于，所
述行交换的过程如下：
首先，对于任一码率，将H第2～c块行中的所有置换矩阵循环右移126位；
然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移62、79和
20位，并移至H的最下方作为末块行。
4.根据权利要求2所述的一种DTMB中改进的QC-LDPC编码器，其特征在于，寄

\t存器R58～R59输出的2比特数据构成1×2阶向量h，高密度矩阵Φ的第1块列和第2块列中
的2个生成多项式分别构成2×b阶矩阵F1和F2，RLA中的查找表L1和L2存储的分别是所有
码率下向量h与矩阵F1和F2的所有可能乘积，当RLA计算部分校验向量px时，开关Z1、
Z2、Z3和Z4分别处于位置1、1、1和1，寄存器R1～R59-c、R60-c～R57、R58～R59、R60～R61和
R62～R63初始存储的分别是向量s、f、x、0和0，每个时钟到来时，寄存器R58～R59各自串行
左移1次，查找表L1～L2的输出分别与寄存器R60～R61串行循环左移1次的结果相加，和存回
寄存器R60～R61，b个时钟周期后，寄存器R1～R59-c、R60-c～R57、R58～R59、R60～R61和R62～R63存储的分别是向量s、f、x、px和0。
5.根据权利要求2所述的一种DTMB中改进的QC-LDPC编码器，其特征在于，当
并行滤波器用于计算向量f和m时，开关Z1、Z2、Z3和Z4分别处于位置1、1、1和1，计
算向量f和m的步骤如下：
初始时，信息向量s位于寄存器Rc+1～R59中，Rc+1～R59中的每个寄存器都有多个抽头；
每个时钟到来时，寄存器Rc+1～R59各自串行循环左移1次，多输入异或门Aη,1～Aη,c分别
将计算结果串行左移入寄存器R1～Rc；
重复上述过程，经过b个时钟周期完成运算，寄存器R1～Rc-2和Rc-1～Rc存储的分别是向
量f和m，而寄存器Rc+1～R59存储的依然是信息向量s，寄存器R60～R63存储的依然是0。
6.根据权利要求2所述的一种DTMB中改进的QC-LDPC编码器，其特征在于，当
LFSR用于计算向量q和w时，开关Z1、Z2、Z3和Z4分别处于位置1、1、4和4，循环右移
器Q1和Q2分别对输入循环右移31和103位，寄存器R1～Rc-2、Rc-1～Rc、Rc+1～R59、R60～R61和R62～R63初始存储的分别是向量f、m、s、0和0，每个时钟到来时，寄存器R1～R59并...

【专利技术属性】
技术研发人员：张鹏，刘志文，张燕，
申请(专利权)人：荣成市鼎通电子信息科技有限公司，
类型：发明
国别省市：山东;37