本发明专利技术提供一种数字ＰＬＬ电路及通信装置。在输出具有以频率控制字（频率比率）对参考信号的频率进行了规定倍率后的频率的时钟信号的数字ＰＬＬ电路中，ＲＰＡ电路（１０１）逐次对具有小数成分的频率控制字（ＦＣＷ）进行加法运算。该ＲＰＡ电路（１０１）的输出被输入到微小相位误差生成器（１０７）。在该相位误差生成器（１０７）中，基于所述频率控制字（ＦＣＷ）的逐次加法运算值的小数部，生成参考信号（ＲＥＦ）的实际的振幅值附近的多个阈值，并基于这些阈值，计算出所述参考信号（ＲＥＦ）的振幅值以及与该振幅值对应的参考信号ＲＥＦ的相位误差，从而计算出参考信号（ＲＥＦ）与输出时钟（ＣＫＶ１）之间的微小相位误差。因此，即使在频率控制字包含小数成分的情况下，也能够以小面积、低功耗计算并修正参考信号与输出时钟之间的残留微小相位误差。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及输出与参考信号同步的任意倍率的频率的时钟信号的数字PLLO^hase Locked Loop)电路及使用了该数字PLL电路的通信装置。
技术介绍
如图20所示，现有的一般的数字PLL电路由基于参考信号FREF工作的RPA电路 (Reference Phase Accumulator 参考相位计算器)201、基于输出时钟CKV工作的VPA电路 (Variable Phase Accumulator 可变相位计算器)202、相位比较器203、环形滤波器204、 振荡器206构成。在所述数字PLL电路中，按照使输出时钟CKV的频率成为参考信号FREF的频率的频率控制字FCW(Frequency Command Word)倍的方式工作。例如，在参考信号FREF的频率为100MHz时，想要得到225MHz的输出时钟的情况下，将频率控制字FCW设定为2. 25即可。RPA电路201与参考信号FREF同步地对频率控制字FCW进行积分，计算出参考相位值 PHR。另一方面，VPA电路202与输出时钟CKV同步地加1，计算出输出时钟CKV的可变相位值PHV。频率控制字FCW相当于以参考信号FREF的频率对输出时钟CKV的频率进行标准化后的值，因此若将参考信号FREF的1脉宽的相位更新值设为频率控制字FCW，则可将输出时钟CKV的1脉冲量看作相位更新值1。因此，能够以相同的量纲比较参考信号FREF的相位值PHR和输出时钟CKV的相位值PHV。相位比较器203获取参考信号FREF的相位值PHR 与输出时钟CKV的相位值PHV之差，计算出相位误差。在环形滤波器204中对相位误差进行平滑化，以该环形滤波器204的输出为基础，控制振荡器206的振荡频率使其成为期望的值。其中，在频率控制字FCW的值为整数的情况下，参考信号FREF的1脉冲内的输出时钟CKV的脉冲数始终是固定值(频率控制字FCW)，容易获得同步。但是，若频率控制字FCW包含小数成分，则参考信号FREF的1脉冲内的输出时钟 CKV的脉冲数不会始终是固定值。图21表示将频率控制字FCW的值设为2. 25时图20所示的PLL电路的动作时序图。从图21可以确认，参考信号FREF与输出时钟CKV的频率比率并不限于整数值，因此无论与输出时钟CKV和参考信号FREF中的哪一个同步来进行相位比较，在进行相位误差计算时都始终会混入微小的残留相位误差，因此相位噪声特性会劣化。为了解决该课题，在专利文献1中使用了如图22所示的PLL电路结构。重点模块是通过TDC(Time to Digital Converter 时间数字转换器)312计算微小残留相位误差。 图23表示TDC的结构。TDC312由以下部件构成由反相器链3121构成的延迟线、以参考信号FREF的边缘保持该延迟线3121的输出的寄存器组3122、求出参考信号FREF与输出时钟CKV的边缘间隔的边缘检测部3123、以该边缘检测结果为基础计算微小相位误差的输出部31M。另外，在图22中，301是RPA, 302是VPA, 303是相位比较器，304是环形滤波器， 305是控制量生成器，306是振荡器，309是生成与输出时钟CKV同步地对参考信号FREF进行了重定时后的信号CKR的寄存器电路，310是与所述重定时信号CKR同步地工作的寄存器电路。以下，示出该微小相位误差的计算方法。向延迟线3121输入输出时钟CKV。因此， 各反相器的输出成为输出时钟CKV经延迟后的信号。实际上，由于是反相器链，所以在第偶数级呈相同极性，在第奇数级呈相反极性。但是，如图23所示，通过使接收各反相器的输出的寄存器组的输出获得匹配性，从而能够统一极性。由此，在寄存器组中保存输出时钟CKV 的参考信号FREF边缘的极性。在图24(a)所示的相位误差为正值、该图(c)所示的相位误差为负值的任一情况下，都能通过该图(b)所示的延迟线3121和寄存器组3122，如该图 (b)所示那样，从寄存器组3122获得分别延迟了微小时间后的数据饥0]、0、0 "，因此只要使用该信息，就能够以数字值表现参考信号FREF与输出时钟CKV的上升沿间隔Δ tr 和下降沿间隔Atf。在输出部31 中，能够使用该上升沿间隔Atr和下降沿间隔Atf， 如下述式(1)那样计算出微小相位误差。 Tv = 2 X I Δ tf- Δ tr ε = Tv- Δ tr…数学式(1) (Tv 输出时钟CKVl的周期，ε 微小相位误差) 另外，在进行计算时，需要将输出时钟CKV的脉冲间隔标准化为1，因此延迟线需要确保覆盖输出时钟CKV的1脉冲的范围所需的足够的抽头数。专利文献1 日本特开2002-76886号公报 这样，在专利文献1记载的结构中，通过TDC312提取参考信号FREF与输出时钟 CKV之间的微小相位误差，来反映到PLL电路，从而在相位噪声特性上得到了大幅改善。但是，TDC312在其结构上，为了检测参考信号FREF与输出时钟CKV的上升/下降沿，需要足以覆盖输出时钟CKV的1周期范围的长的反相器链，因此很难做到小面积化。此外，若相对于参考信号FREF的频率倍率FCW变大，则输入到反相器链3121的时钟信号CKV 变成高速，功耗会变大。而且，各反相器的输出需要在时间上是等间隔，因此需要在各反相器之间进行等长布线，会产生设计难度变高等问题。
技术实现思路
本专利技术的目的在于提供一种数字PLL电路，该数字PLL电路在参考信号与输出时钟的频率比率即频率控制字FCW包含小数成分的情况下，能够以小面积且低功耗计算出参考信号与输出时钟的微小相位误差，从而相位噪声特性良好。为了达成所述的目的，在本专利技术中，并不是像现有技术那样使用延迟线，以数字值表示参考信号和输出时钟的上升沿和下降沿间隔，而是采用了使用参考信号的振幅信息来计算参考信号和输出时钟的微小相位误差的结构。即，参考信号FREF的振幅值的零值、最大值和最小值与频率倍率FCW如图13所示那样1 1地对应，只要使用这些最大值、最小值等或采样点处的振幅值α，就能够计算出该采样点处的相位误差perr_f。并且，在使用了该振幅信息的误差计算结构中，关于采样点处的振幅值α，因为所述图20的RPA电路 (Reference Phase Accumulator 参考相位计算器)201为逐次对频率倍率FCW进行加法运算的结构的关系，例如在频率控制字FCW = 2. 25的情况下(参照图21)，RPA电路的输出(频率倍率FCW的逐次加法运算值)的小数成分为0.0、0.25、0.5、0.75这四种，振幅值α也取四种值中的各值附近的值。因此，在检测振幅值α时，即使没有将振幅最大值和最小值之间均等地分成多个等级来细化其阈值，只要将阈值设定在所述四种值附近，就能够将比较电路的个数限制得较少。本专利技术通过以上方法降低比较电路的个数来以小面积且低功耗计算出参考信号与输出时钟的微小相位误差，从而提供一种相位噪声特性良好的数字 PLL电路。具体而言，本专利技术的数字PLL电路的特征在于在被输入参考信号，输出具有以由整数部和小数部构成的数值对该参考信号的频率进行了规定倍率后的频率的时钟信号的数字PLL电路中，具备控制振荡器，其被输入控制量，根据该输入的控制本文档来自技高网...
【技术保护点】
１．一种数字ＰＬＬ电路，其被输入参考信号，输出具有以由整数部和小数部构成的数值对该参考信号的频率进行了规定倍率后的频率的时钟信号，该数字ＰＬＬ电路的特征在于，具备：控制振荡器，其被输入控制量，根据该输入的控制量，变更从所述数字ＰＬＬ电路输出的时钟信号的频率；第一计数器，其对由所述控制振荡器变更了频率后的所述时钟信号进行计数；第二计数器，其根据基于来自所述控制振荡器的时钟信号对所述参考信号进行了重定时后的重定时信号，增加所述规定倍率；比较器，其比较所述第一计数器的计数值和所述第二计数器的计数值的整数部，输出两者之差作为整数部的相位误差；微小相位误差生成器，其基于所述第二计数器的计数值的小数部，生成所述参考信号的振幅值附近的多个阈值，基于该多个阈值来检测所述参考信号的振幅值，并且基于该检测出的振幅值，生成作为所述参考信号与来自所述控制振荡器的输出时钟信号之间的小数部的相位误差的微小相位误差信息；滤波部，其接收来自所述比较器的整数部的相位误差和来自所述微小相位误差生成器的作为小数部的相位误差的微小相位误差信息，使这两个相位误差的合计误差平滑化；和控制量生成器，其基于所述滤波部的输出，生成并输出对于所述振荡器的所述控制量。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：濑上史明，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP
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