一种可重构的快速并行乘法器制造技术

本发明专利技术提出了一种可重构的快速并行乘法器，包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生和；所述次级字多项式乘法器用于产生；控制向量S2用于所述控制次数调整电路产生D存储于暂存器中，i=0,1,…,5；所述FPR电路用于产生最终结果C。本发明专利技术提出的可扩展乘法器与现存结构相比显著地减少了计算时间，面积，面积时间延迟积（ADP）和功耗。分析结果为在资源受限的嵌入式系统和智能手机上实行配对算法和椭圆曲线数字签名算法提供了一个有价值的参考。

【技术实现步骤摘要】
一种可重构的快速并行乘法器
本专利技术属于加密处理领域，涉及一种可重构的快速并行乘法器。
技术介绍
有限域乘法被广泛应用于加密算法与差错控制编码。对于加密应用来说，例如Diffie-Hellman键交换、数字签名，ECC和配对加密都要使用有限域乘法。SPB(ShiftedPolynomialBasis，移位多项式基底)在有限域乘法实现上具有一些优点。对于配对加密应用，基于ECC算法的Weil和Tate配对需要大量有限域上的扩展运算。例如，通过计算定义在复合域GF(24×1223)上的一个质数椭圆曲线的Tate配对可以达到128位对称密钥的安全性。因此，它对于在大型有限域上的有效硬件乘法设计是很重要的，特别对在资源受限的环境下实现是一个很大的挑战。现有的几种GF(2m)域上的乘法结构中，位并行脉动结构计算速度快并且适用于高能量的执行。然而，这种结构需要O(m2)的空间复杂度和通常O(m)的时间延迟。位并行阵列乘法器需要O(m)的空间复杂度，但是需要更长的计算时间，这使其不适合应用在高速的应用上。
技术实现思路
为了解决现有技术中的问题，本专利技术提出了一种基于SPB的可重构的快速并行乘法器，该乘法器可以通过重构以达到所需的时间复杂度和空间复杂度之间的平衡，具有模块化、合格规则的特点，并适用于特大规模集成电路(verylargescaleintegration，VLSI)的实施。本专利技术通过如下技术方案实现：一种可重构的快速并行乘法器，其用于实现GF(2m)域上的乘法，GF(2m)域上的A和B具有A＝A0+A1xn+A2x2n的形式，其中，则GF(2m)域上乘积C可表示为C＝x-vABmodF(x)(F(x)为m次不可约多项式)；所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2，Si，0＝(si，00，si，01，si，02)，Si，1＝(si，10，si，11，si，12)，Si，2＝(si，20，si，21，si，22，si，23，si，24)；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生Ai和Bi，所述次级字多项式乘法器用于产生Ci＝AiBi；控制向量S2用于所述控制次数调整电路和产生D＝D+(si，20+si，21xn+si，22x2n+si，23x3n+si，24x4n)Ci存储于暂存器中，i＝0,1,…,5；所述FPR电路用于产生最终结果C＝Dx-vmodF(x)。所述控制向量S0、S1为：所述控制向量S2为：本专利技术的有益效果是：本专利技术提出的可重构的快速并行乘法器与现存结构相比显著地减少了计算时间，面积，ADP和功耗。分析结果为在资源受限的嵌入式系统和智能手机上实行配对算法和椭圆曲线数字签名算法提供了一个有价值的参考。附图说明图1是Karatsuba算法的功能模块结构示意图；图2是基于(4，2)路KA分解的乘法器的高能级结构示意图；图3是本专利技术的数位串行次二元乘法结构示意图；图4是本专利技术的基于控制字的分解操作数生成电路图；图5是本专利技术的次数调整电路图；图6(a)是使用(b，2)路BKA分解的次级字乘法器结构图；图6(b)是共享EP的次级字乘法器结构图；图7是本专利技术的可重构的快速并行乘法器结构图。具体实施方式下面结合附图说明及具体实施方式对本专利技术进一步说明。利用附图1所示的多路KA(KaratsubaAlgorithm)和(b，2)路BKA(BivariateKaratsubaAlgorithm)算法来获得GF(2m)上的一个可重构乘法器，其中域上元素由SPB(Shiftedpolynomialbasis)来表示。设域上元素可以表示为A＝A0+A1xn+A2x2n，其中且Ai＝ai，0+ai，1x+…ai，n-1xn-4，0≤1≤2，，0≤j≤n-1。设GF(2m)由m次不可约多项式F(x)构成。对于A，B∈GF(2m)，乘积C＝x-vABmodF(x)可以表示为：其中A3＝A0+A1，A4＝A0+A2，A5＝A1+A2，B5＝B0+B1，B4＝B0+B2，B6＝B1+B2由公式(2)可以得到乘积C包括六个部分积：C0＝A0B0，C1＝A1B1，C2＝A2B2，C5＝A5B5，C4＝A4B4和C6＝A6B6。根据下面的关系从A和B中产生分解操作数Ai和Bi，i＝0，1，...，5：Ai＝(si，00A0+si，01A1+si，02A2)+(si，10A0+si，11A1+si，12A2)(2)Bi＝(si，00B0+si，01B1+si，02B2)+(si，10B0+si，11B1+si，12B2)(3)其中Si，0＝(si，00，si，01，si，02)和Si，1＝(si，10，si，11，si，12)被用于决定分解操作数Ai和Bi。每个部分积Ci＝AiBi都需要和一个稀疏多项式Pii＝0，1，...，5，P0＝1+xn+x2n，P1＝xn+x2n+x3n，P2＝x2n+x3n+x4n，P3＝xn，P4＝x2n和P5＝xsn。这些部分积按C0，C1，C2，C3，C4，C5的顺序计算，然后与对应的稀疏多项式相乘，并相加求和来得到经过缩减的中间结果。可重构操作数产生电路利用表1(a)和(b)中的六对控制字(Si，0，Si，1)从每个操作数中产生六个分解操作数。设Ai表示在第i次循环时从A中获得的第i个分解操作数。根据公式(2)，使用Si，0＝(si，00，si，01，si，02)和Si，1＝(si，10，si，11，si，12)(分别是表1(a)和(b)中的第i行向量)来产生分解数Ai。如表1(a)和表1(b)所示，每行最多有一个“1”，因此，操作数产生电路可以简化如附图4所示。在附图4中，MUX1和MUX2作为控制字，分别使用Si，0和Si，1从0，A0，A1，A2中选择一个，将两个选中的A的次级字相加来得到分解操作数Ai。例如，在表1中，在1＝3时Si，0和Si，1分别是(100)和(010)。在MUX1中装入Si，0＝(100)来产生输出A0，在MUX2中装入Si，1＝(010)来产生输出A1。将两个选中的次级字相加来得到分解操作数A0+A1。因为A和B的分解操作数结构相同，利用附图4也可以产生分解操作数Bi。表1控制字表如表1所示，使用本专利技术的可重构的快速并行乘法器和控制向量S1，0＝(s1，00s1，01s1，02)，S1，1＝(s1，10，s1，11，s1，12)和Si，2＝(si，20，si，22，si，24)可以计算出公式(1)中的六个部分积Ci，其中控制向量和部分积中的i是相对应的。这一对控制字Si，0和Si，1用于产生六对与A和B相对应的分解操作数。使用公式(1)中每组稀疏多项式权值的表达式来产生用于计算部分积CiPi的控制字Si，2。例如，为计算公式(1)中的第二组，C1(＝A1B1)与多项式权值P1-xn+x2n+xRn。如表1所示，对于三个控制向量Si，0，Si，1，Si，2，为方便计算公式(1)中的第二组，在三个子表的第二行，分别有(010)，(000)和(01110)。在控制单元，表1的三个子表中的控制字存放在一个循环移位寄存器本文档来自技高网...

【技术保护点】
一种可重构的快速并行乘法器，其用于实现GF(2m)域上的乘法，GF(2m)域上的A和B具有A＝A0+A1xn+A2x2n的形式，其中，则GF(2m)域上乘积C可表示为C＝x‑vABmodF(x)F(x)为m次不可约多项式，其特征在于：所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2，Si，0＝(si，00，si，01，si，02)，Si，1＝(si，10，si，11，si，12)，Si，2＝(si，20，si，21，si，22，si，23，si，24)；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生和A‾i=(si,00A0+si,01A1+si,02A2)+(si,10A0+si,11A1+si,12A2);]]>所述次级字多项式乘法器用于产生Ci＝AiBi；控制向量S2用于所述控制次数调整电路产生D＝D+(si，20+si，21xn+si，22x2n+si，23x3n+si，24x4n)Ci存储于暂存器中，i=0,1,…,5；所述FPR电路用于产生最终结果C＝Dx‑vmodF(x)。...

【技术特征摘要】
1.一种可重构的快速并行乘法器，其用于实现GF(2m)域上的乘法，GF(2m)域上的A和B具有A＝A0+A1xn+A2x2n的形式，其中，则GF(2m)域上乘积C可表示为C＝x-vABmodF(x)，F(x)为m次不可约多项式，其特征在于：所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2，Si，0＝(si，00，si，01，si，02)，Si，1＝(si，10，si，11，si，22)，Si，2＝(si，20，si，21，si，22，si，23，si，24)；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别...

【专利技术属性】
技术研发人员：潘正祥，杨春生，李瑶，李秋莹，闫立军，蔡正富，
申请(专利权)人：哈尔滨工业大学深圳研究生院，艾美特电器深圳有限公司，
类型：发明
国别省市：广东;44