具有可配置逻辑阵列的微控制器制造技术

本发明专利技术揭示一种微控制器，其可具有：中央处理单元（ＣＰＵ）；可编程逻辑装置，其接收输入信号且具有与外部引脚耦合的输入／输出；及中断控制单元，其接收内部输入信号中的至少一者或与所述输入／输出中的至少一者耦合且产生馈送到所述ＣＰＵ的中断信号。

【技术实现步骤摘要】
【国外来华专利技术】
本申请案的
涉及微控制器。
技术介绍
微控制器通常使用微处理器、存储器及多个外围装置来形成可应用于多种应用中的芯片上的系统。通常，不需要额外硬件来设计用于控制微控制器集成于其中的系统的印刷电路板的情况很少。然而，通常必须单个或多个反相器、XOR门或类似物来调节装置之间的信号。这些通常成本高且需要显著的板空间。针对更高的灵活性，US 6，066，961揭示将微控制器与可编程逻辑装置耦合。然而， 此解决方案仍需要显著的板空间。US 6，898，101揭示包括集成可编程逻辑装置的微控制器。然而，这些参考文献中所揭示的不同实施例保持可编程逻辑装置以及其输入及输出仍与微控制器分离。在系统设计中的所必需逻辑需要可编程逻辑装置与微控制器的组合功能的情况下，这些实施例仍面对上述相同问题。因此，需要一种集成于单个芯片中的微控制器与可编程逻辑装置的经改进组合。
技术实现思路
在一个实施例中，一种微控制器可包含中央处理单元(CPU)；可编程逻辑装置， 其接收输入信号且具有与外部引脚耦合的输入/输出；中断控制单元，其接收内部输入信号中的至少一者或与所述输入/输出中的至少一者耦合且产生馈送到所述CPU的中断信号。根据另一实施例，所述中断控制单元接收选自由以下各项组成的群组的至少一个信号所述输入信号及来自所述输入/输出的输入/输出信号。根据本专利技术的另一实施例， 所述中断控制单元可操作以屏蔽所述输入信号或输入/输出信号。根据本专利技术的另一实施例，所述中断控制单元可操作以确定产生所述中断信号的所述输入信号或输入/输出信号的极性。根据本专利技术的另一实施例，所述中断控制单元可操作以确定产生所述中断信号的所述输入信号或输入/输出信号的上升或下降沿。根据本专利技术的另一实施例，所述可编程逻辑装置可包含一可编程AND阵列及多个输入/输出单元。根据本专利技术的另一实施例，所述微控制器可进一步包含产生馈送到所述可编程逻辑装置的时钟信号的时钟选择单元。根据本专利技术的另一实施例，所述时钟选择单元可操作以在由至少一个外围计时器单元产生的多个时钟信号之间进行选择。根据本专利技术的另一实施例，所述时钟选择单元可操作以在内部与外部时钟信号之间进行选择。根据本专利技术的另一实施例，所述可编程逻辑装置可通过多个特殊功能寄存器重新编程。根据本专利技术的另一实施例，所述微控制器可包含接收所述输入信号的外部输入垫。根据本专利技术的另一实施例，所述微控制器可包含与所述可编程逻辑装置耦合以提供所述输入信号的输入寄存器。根据本专利技术的另一实施例，所述微控制器可包含受控制以选择来自外部输入垫或内部寄存器的至少一个输入信号的至少一个多路見用器。根据另一实施例，一种微控制器可包含中央处理单元(CPU)；可编程逻辑装置， 其具有接收输入信号的矩阵，其中所述矩阵包含与外部输入/输出引脚耦合的第一多个逻辑单元及与所述CPU的中断输入耦合的第二多个逻辑单元。根据另一实施例，所述可编程逻辑装置可包含一可编程AND阵列及多个输入/输出单元。根据本专利技术的另一实施例，所述微控制器可进一步包含产生馈送到所述可编程逻辑装置的时钟信号的时钟选择单元。根据本专利技术的另一实施例，所述时钟选择单元可操作以在由至少一个外围计时器单元产生的多个时钟信号之间进行选择。根据本专利技术的另一实施例，所述时钟选择单元可操作以在内部与外部时钟信号之间进行选择。根据本专利技术的另一实施例，所述可编程逻辑装置可通过多个特殊功能寄存器重新编程。根据本专利技术的另一实施例，所述微控制器可包含接收所述输入信号的外部输入垫。根据本专利技术的另一实施例， 所述微控制器可包含与所述可编程逻辑装置耦合以提供所述输入信号的输入寄存器。根据本专利技术的另一实施例，所述微控制器可包含受控制以选择来自外部输入垫或内部寄存器的至少一个输入信号的至少一个多路复用器。根据又一实施例，一种操作微控制器的方法，所述微控制器包含中央处理单元 (CPU)；可编程逻辑装置，其接收输入信号且具有与外部引脚耦合的输入/输出；中断控制单元，其接收所述输入信号中的至少一者或来自所述输入/输出的至少一个信号且产生馈送到所述CPU的中断信号，所述方法可包含以下步骤经由所述CPU对所述可编程逻辑装置进行编程；及配置所述中断控制单元以在发生选自由所述输入信号及来自所述可编程逻辑装置的所述输入/输出的信号组成的群组的至少一个信号的动态或静态信号条件时产生中断信号。根据另一实施例，所述方法可进一步包含在所述中断控制单元处接收选自由以下各项组成的群组的多个信号的步骤所述输入信号或来自所述输入/输出的信号。根据另一实施例，所述配置步骤可包含屏蔽所述信号。根据另一实施例，所述配置步骤可包含确定所述信号的极性。根据另一实施例，所述配置步骤可包含确定产生所述中断信号的所述信号的上升或下降沿。根据另一实施例，所述方法可进一步包含选择时钟信号且将所述选定时钟信号馈送到所述可编程逻辑装置的步骤。根据另一实施例，所述方法可进一步包含在内部与外部时钟信号之间进行选择且将所述选定时钟信号馈送到所述可编程逻辑装置的步骤。根据本专利技术的另一实施例，所述可编程逻辑装置可通过多个特殊功能寄存器重新编程。根据以下图式、说明及以上权利要求书，所属领域的技术人员将易于明了本专利技术的其它技术优点。本申请案的各种实施例可获得所列举优点的子组。没有一个优点对于所述实施例是关键性的。附图说明通过结合附图参阅以下说明可获取对本专利技术及其优点的更完全理解，附图中相同参考编号指示相同特征，且其中图1是显示根据实施例的微控制器的框图；图2显示可编程AND阵列及宏单元的实施例；图3显示具有四个输入及四个输入/输出以及可选择时钟源的可编程逻辑装置的实施例；图4显示图3中所示的可编程逻辑装置的输入侧的另一实施例；图5显示作为可编程逻辑装置与微控制器之间的链路的中断控制单元的一个实施例的框图；图6显示作为可编程逻辑装置与微控制器之间的链路的中断控制单元的另一实施例的框图；图7显示将中断线添加到矩阵的可编程逻辑装置的另一实施例；图8显示如图2及图3中所示的可编程AND阵列的矩阵中的连接点的实例。具体实施例方式图1显示根据实施例的微控制器的框图。集成芯片嵌入于具有100的外壳中，其具有多个外部引脚140。对于微控制器典型的是，所述集成芯片包含中央处理单元110、多个外围装置120及存储器130。此外，根据实施例，所述微控制器包含与外部输入引脚及外部输入/输出引脚耦合的可编程逻辑装置(PLD)150。PLD 150此外(举例来说)经由内部系统或外围总线与CPU耦合。可编程逻辑装置此外可经由特殊功能寄存器块160中所含有的特殊功能寄存器可编程。可经由时钟信号单元180将各种时钟信号提供到PLD 150。提供中断屏蔽控制单元170作为CPU 110与PLD 150之间的连接链路。为此，中断屏蔽控制单元170可与外部输入及/或输入/输出信号中的选定者或者与所有这些信号耦合，此取决于具有集成式PLD的微控制器的实施方案及设计。所述中断屏蔽控制单元可产生至少一个中断信号，其被直接馈送到CPU 110或馈送到中断控制器190。PLD 150可经实施以使得其包含可编程阵列逻辑(PAL)装置的功能性。PAL装置提供使用AND门阵列、反相器及正反器形成组合逻辑的构件。可使用有限数目个引脚来实施此种功能性本文档来自技高网...

【技术保护点】
１．一种微控制器，其包含：中央处理单元（ＣＰＵ）；可编程逻辑装置，其接收输入信号且具有与外部引脚耦合的输入／输出；中断控制单元，其接收所述内部输入信号中的至少一者或与所述输入／输出中的至少一者耦合且产生馈送到所述ＣＰＵ的中断信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：格雷格·拉赫蒂，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：US