封装制造技术

本发明专利技术涉及封装。一种封装，包括第一裸片和第二裸片。接口连接所述第一裸片和所述裸片。所述封装包括中断装置，其包括用于检测中断信息的装置，用于响应于所述检测装置检测到中断信息而提供分组的装置，所述分组包括所述分组中的数据将被写入的地址，所述接口被配置成传输所述分组。提供存储装置从而能够向其写入所述数据，中断事件根据在多个所述分组中接收的数据来确定。

【技术实现步骤摘要】

本专利技术涉及一种包括第一裸片(die)和第二裸片的封装(package)。
技术介绍
现在硅技术中特征尺寸的趋势是减小。例如CMOS(互补金属氧化物半导体)硅处理中减小的特征尺寸允许数字逻辑在每一连续制造技术中缩小。例如，如果以90nm(纳米) 技术实施数字逻辑单元，则在以65nm技术实施的情况下相同单元将少占55%的面积。
技术实现思路
根据一个方面，提供了一种封装，包括第一裸片；第二裸片；连接所述第一裸片和所述裸片的接口 ；中断(interrupt)装置，包括用于检测中断信息的装置，用于响应于所述检测装置检测到中断信息而提供分组的装置，所述分组包括所述分组中的数据将被写入的地址，所述接口被配置成传输所述分组；和存储装置，能够向其写入所述数据，中断事件， 根据在多个所述分组中接收的数据来确定。优选地，所述存储装置包括能被至少一个其他功能使用的存储空间。所述存储装置可以包括RAM。CPU可被配置成读取所述存储装置以确定中断。CPU可被配置成读取所述存储装置。中断可包括边沿触发中断。用于检测所述中断信息的装置可以被配置成检测信号中的过渡(transition)。所述数据可包括指示检测到的边沿的类型的信息。中断事件可包括中断断言(interrupt assertion)和中断解除断言(interrupt de-assertion)之一。中断装置可包括时间标记装置(time stamp means)，用于根据所述用于检测中断信息的装置检测到所述中断信息的时间在所述分组中提供时间标记信息，所述数据包括所述时间标记信息。提供装置可被设置成在所述分组中提供指示所述分组包括写入事务(write transaction)白勺f言>§、0中断装置可包括用于控制所述分组中的地址的装置。控制装置可被配置成使得所述分组在由所述提供装置提供的分组中包括相同地址。控制装置可被配置成使得不同分组包括不同地址。控制装置可被配置成使得随后的分组具有与在前分组相邻的存储地址。控制装置可包括环形(circular)地址数据结构。接口可被配置成传输所述分组和一个或多个存储器事务这二者。接口可被配置成传输控制信号，所述控制信号中的至少一个包括电平敏感中断。第一和第二裸片中的一个上的至少一个控制信号源可被配置成经由所述接口提供相应控制信号给所述第一和第二裸片中的另一个上的对应控制信号目的地 (destination) 0所述控制信号源中的信号改变可以以功能上对所述控制信号源和控制信号目的地透明的方式传送给所述控制信号目的地。可提供用于将多个控制信号捆绑(bundle)在一起以形成组群的装置，通过所述捆绑装置提供多个组群。根据另一方面，提供了一种用在包括第一裸片和第二裸片的封装中的方法，所述方法包括接口连接所述第一裸片和所述裸片；检测中断信息；响应于检测到中断信息而提供分组，所述分组包括所述分组中的数据将被写入的地址，经由接口从所述第一裸片向所述第二裸片传输所述分组；和将所述数据写入存储装置；和根据在多个所述分组中接收的数据来确定中断事件。根据另一方面，提供了一种用在封装中的裸片，所述封装包括裸片和至少一个另一裸片，所述裸片包括连接所述裸片至所述另一裸片的接口 ；存储装置，能够向其写入来自分组的数据，所述分组经由所述接口被接收，所述数据包括中断信息；和用于确定根据在多个所述分组中接收的数据确定的中断事件的装置。一个或多个上述方面可以但不是必须解决或缓解一个或多个下述问题。专利技术人已经理解，当纳米技术的尺寸减小时，与数字单元相比，模拟和10(输入/ 输出)单元缩小幅度会较小(如果缩小的话)。这可能引起以下情形对于集成电路上更复杂的系统，该设计越来越多地受到焊盘限制(pad limited)。焊盘限制设计不利之处在于， 数字逻辑不能如数字逻辑在器件面积中是决定因素的情况那样被密集地实施。本专利技术人已经认识到另一问题。例如，过渡到较小设计诸如低于32纳米引入了在支持低电压、高速度输入/输出逻辑以及较高电压互连(interconnect)技术之间的二分法。低电压、高速度输入/输出逻辑的一个示例可以例如是DDR3SDRAM(双数据率3同步动态随机存取存储器)。这可以需要1.5V的电压。仅举例来说，较高电压互连技术可以是 HDMI (高清晰度多媒体接口)，SATA(串行高级技术附件)或者USB3(通用串行总线3)。例如，较低电压DDR3接口可能需要具有30埃厚度的晶体管栅极氧化层(gate oxide)，而HDMI 接口将需要50埃厚度的晶体管栅极氧化层。这些不同厚度的晶体管栅极氧化层与标准工艺不兼容。本专利技术人认识到的另一问题是将高速模拟接口转用到新工艺在时间和专家维护方面耗费了大量资源。附图说明为了理解本专利技术的一些实施例及其怎样有效实施，将仅通过举例参考附图，图中图Ia示出了包括两个裸片的封装和所述封装连接到的电路的示意性平面图；图Ib是示出包括图Ia的两个裸片的封装的示意性侧视图；图2示意性示出了图1的两个裸片之间的接口 ；图3示意性示出了从一个裸片到另一个传输的不同类型分组；5图4示意性示出了分组的复用(multiplexing)；图5示意性示出在一个裸片中的电路，其用于产生将从该裸片向另一个裸片传输的分组；图6示意性示出了从一个裸片向另一个传输分组的优先化(prioritisation)；图7示出了在从一个裸片向另一个在链路上复用分组；图8示意性示出了用于在一组信号之间保持映射(mapping)的电路和相应的束寄存器(bundle register)；图9示意性示出了实施写入消息的边沿触发编码所需的硬件元件；图10示意性示出用于控制从一个裸片向另一个的业务流的电路；图11示意性示出同步机制；图12示意性示出对于特定束保留了给定时隙的装置；图13示意性示出中断电路；图14示意性示出导线到束的映射以及束的反转(reversal)；和图15示意性示出用于边沿触发中断的电路。具体实施例方式在本专利技术的实施例中，多个集成电路裸片被包含到单个封装中。在以下示例中，描述了具有两个裸片的单个封装。但是，应当理解，这仅是举例来说，且在本专利技术的一些实施例中可提供多于两个裸片。在不同硅裸片上的系统之间提供通信通道。该通信通道或者芯片上互连可提供高带宽和低等待时间。在一些实施例中，各种信号被集成到通信通道上以减少管脚数以及功耗。本专利技术的一些实施例可提供通用的通信通道，其允许接口保持与兼顾接口的不同实施方式的通道的兼容性。通过在单个封装中允许多于一个裸片，能实现模拟组块与数字组块的解耦合 (decoupling)。例如，模拟电路能被提供在一个裸片上并且数字电路能被提供在不同裸片上。以这种方式，模拟裸片和具有其所需电压和/或晶体管栅极氧化层厚度，而裸片的数字部分能使用不同电压和/或晶体管栅极氧化层厚度。应当理解，在一些实施例中，数字裸片可主要含有数字电路和相对小量模拟电路和/或模拟裸片可主要含有模拟电路和相对小量的数字电路。替换地或此外，每个裸片都可被设计成提供特定功能，在实施特定功能时，其可能需要模拟和数字电路的各种不同混合。在一些实施例中，这可能意味着相同裸片或者对于裸片的相同设计可用在不同封装中。通过引入该模块化，可减少设计时间。在下文，包括两个或更多裸片的单本文档来自技高网...

【技术保护点】
１．一种封装，包括：第一裸片；第二裸片；接口，连接所述第一裸片和所述裸片；中断组块，被配置成检测中断信息；处理器，被配置成响应于中断信息的检测而提供分组，所述分组包括所述分组中的数据将被写入的地址，检测到边沿触发中断的时间的时间标记和所述边沿是下降沿还是上升沿，所述接口被配置成从一个裸片向另一个传输所述分组；和存储器，能够向其写入所述数据，根据在多个所述分组中接收的数据来确定中断事件。

【技术特征摘要】
2009.12.07 EP 09178184.91.一种封装，包括 第一裸片；第二裸片；接口，连接所述第一裸片和所述裸片；中断组块，被配置成检测中断信息；处理器，被配置成响应于中断信息的检测而提供分组，所述分组包括所述分组中的数据将被写入的地址，检测到边沿触发中断的时间的时间标记和所述边沿是下降沿还是上升沿，所述接口被配置成从一个裸片向另一个传输所述分组；和存储器，能够向其写入所述数据，根据在多个所述分组中接收的数据来确定中断事件。2.如权利要求1的封装，其中所述存储器包括能被至少一个其他功能使用的存储空间。3.如权利要求1或2的封装，其中所述存储器包括RAM。4.如前述任一项权利要求的封装，其中CPU被配置成读取所述存储器以确定中断。5.如前述任一项权利要求的封装，其中所述中断包括边沿触发中断。6.如权利要求5的封装，其中被配置成检测所述中断信息的所述中断组块被配置成检测信号中的过渡。7.如权利要求6的封装，其中所述数据包括指示检测到的过渡的类型的信息。8.如前述任一项权利要求的封装，其中所述中断组块包括时间标记器，其被配置成根据被配置成检测中断信息的所述中断组块检测到所述中断信息的时间来在所述分组中提供时间标记信息，所述数据包括所述时间标记信息。9.如前述任一项权利要求的封装，其中所述处理器被设置成在所述分组中提...

【专利技术属性】
技术研发人员：A·M·琼斯，S·赖安，
申请(专利权)人：意法半导体研发有限公司，
类型：发明
国别省市：GB