半导体装置制造方法及图纸

本实用新型专利技术提供一种半导体装置，包括：第一导电型的半导体基板，其具有表面和背面；第二导电型的半导体层，其形成在半导体基板的表面上，且具有表面和背面，并且该背面与半导体基板的表面相连；第一导电型的体区域，其形成在半导体层的表层部上；第二导电型的第一杂质区域，其在半导体层的表层部上，与体区域隔着间隔而形成；第二导电型的第二杂质区域，其在体区域的表层部上，与体区域的周缘隔着间隔而形成；栅极电极，其形成在半导体层上，并且与体区域的周缘和第二杂质区域的周缘之间的部分对置；场绝缘膜，其形成在半导体层的表面上的体区域和第一杂质区域之间的部分；和形成在场绝缘膜上且彼此隔着间隔而配置的多个场金属板。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种半导体装置。
技术介绍
例如，专利文献1 (JP特开平10-341018号公报)公开了一个现有技术所涉及的半导体装置。专利文献1的图1所公开的半导体装置包括厚膜SOI (Silicon on Insulator)基板。厚膜SOI基板具有隔着埋入绝缘层而在半导体基板(硅基板)上层叠了 IT型半导体层的结构。在n-型半导体层中形成有二极管。二极管具有η+半导体区域和ρ+半导体区域。η-型半导体层的区域用作η—漂移区域，与P+半导体区域形成Pn结。按照与η+半导体区域电连接的方式形成有阴极电极。此外，按照与P+半导体区域电连接的方式形成有阳极电极。设置在IT型半导体层上的绝缘层将阴极电极和阳极电极与其他部分电分离开来。此外，在阴极电极与阳极电极之间的绝缘层上形成有由多个导电层构成的电容耦合型多场金属板。该多个导电层被各个绝缘层绝缘，且各自形成为浮动状态(岛状态)。此外，在半导体基板的背面形成有背面电极。在包括这样的二极管或功率MOSFET的半导体装置中，使用厚膜SOI基板。但是， 厚膜SOI基板每一张的价格为数万日元左右，因此在使用了厚膜SOI基板的半导体装置中， 存在成本高的问题。
技术实现思路
本技术的目的在于提供一种能够降低成本的半导体装置。本技术的一个方面的半导体装置包括第一导电型的半导体基板，其具有表面和背面，第二导电型的半导体层，其形成在所述半导体基板的所述表面上，且具有表面和背面，并且该背面与所述半导体基板的所述表面相连；第一导电型的体区域，其形成在所述半导体层的表层部上；第二导电型的第一杂质区域，其在所述半导体层的表层部上，与所述体区域隔着间隔而形成；第二导电型的第二杂质区域，其在所述体区域的表层部上，与所述体区域的周缘隔着间隔而形成；栅极电极，其形成在所述半导体层上，并且与所述体区域的周缘和所述第二杂质区域的周缘之间的部分对置；场绝缘膜，其形成在所述半导体层的所述表面上的所述体区域和所述第一杂质区域之间的部分；和形成在所述场绝缘膜上且彼此隔着间隔而配置的多个场金属板，相对于所述第一杂质区域，彼此相邻的所述场金属板的间隔在越接近所述体区域时越小。更具体来说，优选在所述场绝缘膜上彼此隔着间隔而形成的三个以上的场金属板。在该半导体装置中，在第一导电型的半导体基板上与半导体基板相连地形成有第二导电型的半导体层。并且，半导体装置具备包括形成在半导体层上的体区域、第一杂质区域和第二杂质区域以及形成在半导体层上的栅极电极的LDM0SFET。即，本技术的半导体装置具备LDM0SFET的同时，采用了在上面设置第二导电型的半导体层的第一导电型的半导体基板，而没有采用厚膜SOI基板。由单一层构成的半导体基板一张的价格是数千日元，比厚膜SOI基板便宜很多。 并且，半导体层例如可以通过外延生长法形成，比较廉价，且容易。因此，与采用了厚膜SOI 基板的半导体装置相比，在本技术的半导体装置中，能够降低成本。本申请的专利技术人在达成本技术的过程中，发现了通过提高半导体层的比电阻，能够提高LDM0SFET的元件耐压。但是，判断出若半导体层的比电阻上升，则向第一杂质区域和第二杂质区域间施加高电压时，在靠近半导体层的第二杂质区域的部分产生电场集中，该电场集中会导致产生泄漏。因此，在本技术的半导体装置中，在场绝缘膜上设置三个以上的场金属板，该场金属板的间隔相对于第一杂质区域越接近体区域(越接近第二杂质区域)，该间隔就越小。由此，越接近体区域侧，由彼此相邻的场金属板构成的电容器的容量就越大。其结果， 能够抑制靠近半导体层的第二杂质区域的部分中的电场的集中，能够抑制因该电场集中引起的泄漏的产生。本技术的多个场金属板也可以包括彼此长度不同的多个环状金属板，此时， 优选多个环状金属板配置成相对长的环状金属板包围相对短的环状金属板。此时，优选栅极电极形成为与最外周的环状金属板一体的环状。根据本技术的半导体装置，也可以在与半导体层的表层部中的场绝缘膜对置的部分形成第一导电型的降低表面电场层。由此，能够进一步抑制半导体层中的电场的集中。降低表面电场层可以部分地形成在易产生半导体层中的电场集中的部分，也可以形成在与场绝缘膜对置的部分的整个区域上。在与场绝缘膜对置的部分的整个区域上形成降低表面电场层的情况下，若降低表面电场层的第一导电型杂质的浓度上升，则LDM0SFET 的元件耐压会上升，但是相反，接通电阻会变大。因此，降低表面电场层的第一导电型杂质的浓度可以考虑元件耐压和接通电阻的平衡来决定。根据本技术的半导体装置，可以在半导体层的表面上形成元件分离部，并通过该元件分离部绝缘分离形成有体区域和第一杂质的LDMOS区域和其周围的区域。此时，根据本技术的半导体装置，可以在通过元件分离部从LDMOS区域中绝缘分离出的区域上形成双极性晶体管。根据本技术的半导体装置，该双极性晶体管可以具有在所述半导体层的所述表层部上彼此隔着间隔形成的第一导电型基极区域和第二导电型集电极区域、和形成在基极区域的表层部上的第二导电型发射极区域。此时，半导体层也可以包括第二导电型的第三杂质区域，该第三杂质区域相对于基极区域和集电极区域形成在半导体层的背面侧，且具有比发射极区域更高的杂质浓度。优选该第三杂质区域横跨半导体基板和半导体层，且与集电极区域的最深部相连，并且沿着半导体基板和半导体层之间的界面延伸至与基极区域对置的位置。此外，根据本技术的半导体装置，也可以在与元件分离部对置的位置和与体区域对置的位置之间横跨半导体基板和半导体层而形成第一导电型的低隔离区域。通过形成该低隔离区域，能够防止体区域下方的电场的集中，可进一步提高元件耐压。此外，根据本技术的半导体装置，在体区域预先形成为环状，且第一杂质区域形成在被环状体区域包围的区域中的情况下，场绝缘膜可以形成为环状，并且其内周缘配置在第一杂质区域的周缘上，其外周缘配置在与体区域隔着间隔的位置上。此外，本技术的半导体基板可以由硅基板构成。此外，半导体层的比电阻例如是2.5Ω ·_。此外，本技术的元件分离部可以由氧化硅膜构成。本技术的上述的或其他目的、特征及效果会通过参照添加的附图依次叙述的实施方式的说明变得更加明确。附图说明图1是本技术的一实施方式的半导体装置的图解剖视图。图2A是图1的LDMOS区域的图解俯视图，表示整体图。图2B是图1的LDMOS区域的图解俯视图，表示漏极侧的主要部分放大图。图2C是图1的LDMOS区域的图解俯视图，表示源极侧的主要部分放大图。图3是表示测量LDM0SFET的元件耐压时的I_V波形的图表。图4是表示施加漏极电压时的LDMOS区域中半导体层的电位分布的等位线图。图5是表示施加漏极电压时的LDMOS区域中半导体层的电场强度分布的图表。图6是图解表示场金属板的间隔的图。具体实施方式以下，参照附图来具体说明本技术的实施方式。图1是本技术的一实施方式的半导体装置的图解剖视图。图2A 图2C是图1的LDMOS区域的图解剖视图，图2A是整体图，图2B是漏极侧的主要部分放大图，图2C 是源极侧的主要部分放大图。在图1中，为了简化附图，省略了对各部分的阴影线的赋予。半导体装置1包括具有表面2A和背面2B的本文档来自技高网...

【技术保护点】
１．一种半导体装置，其特征在于，包括：第一导电型的半导体基板，其具有表面和背面；第二导电型的半导体层，其形成在所述半导体基板的所述表面上，且具有表面和背面，并且该背面与所述半导体基板的所述表面相连；第一导电型的体区域，其形成在所述半导体层的表层部上；第二导电型的第一杂质区域，其在所述半导体层的表层部上，与所述体区域隔着间隔而形成；第二导电型的第二杂质区域，其在所述体区域的表层部上，与所述体区域的周缘隔着间隔而形成；栅极电极，其形成在所述半导体层上，并且与所述体区域的周缘和所述第二杂质区域的周缘之间的部分对置；场绝缘膜，其形成在所述半导体层的所述表面上的所述体区域和所述第一杂质区域之间的部分；和形成在所述场绝缘膜上且彼此隔着间隔而配置的多个场金属板，相对于所述第一杂质区域，彼此相邻的所述场金属板的间隔在越接近所述体区域时越小。

【技术特征摘要】
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【专利技术属性】
技术研发人员：市川大介，
申请(专利权)人：罗姆股份有限公司，
类型：实用新型
国别省市：JP