一种半导体器件，包括：衬底(10)；在所述衬底上的多个第一和第二导电类型区域(20，30)，以用于提供超结结构；位于所述超结结构上的沟道层(40)；所述沟道层中的第一导电类型层(51)；所述沟道层中的接触第二导电类型区域(52)；经由栅极绝缘膜(62)位于所述沟道层(40)上的栅极电极(63)；所述沟道层上的表面电极(70)；位于与所述超结结构相对的所述衬底上的背侧电极(90)；以及掩埋第二导电类型区域(53)。所述掩埋第二导电类型区域设置在相应的第二导电类型区域中，突出至所述沟道层中并且与所述接触第二导电类型区域接触。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
【技术实现步骤摘要】
本专利技术涉及一种具有超结结构的半导体器件以及具有超结结构的半导体器件的制造方法。
技术介绍
常规地，改善了半导体器件中的沟槽栅极型超结MOS晶体管的抗雪崩能力，并在对应于 US 2008/0283913 的 JP-A-2008-288367 和 JP-A-2009-43966 中公开了所述器件。在所述器件中，形成超结结构，使得沿着平行于衬底的表面的方向P导电类型区域和N导电类型区域交替布置在N导电类型的衬底上。P导电类型沟道层形成在超结结构的表面部分中。 N+导电类型源极区形成在沟道层的表面部分中，并且源极区与超结结构中的N导电类型区域相对。接触P+导电类型区域形成在沟道层的表面部分中，并且P+导电类型区域与超结结构中的P导电类型区域相对。P+导电类型区域的杂质浓度高于P导电类型沟道层的杂质浓度。掩埋P+导电类型区域形成在P导电类型沟道层中，使得掩埋P+导电类型区域与接触P+ 导电类型区域接触。掩埋P+导电类型区域的杂质浓度高于P导电类型沟道层的杂质浓度。形成沟槽使得沟槽穿过源极区和沟道层，并且到达N导电类型区域。栅极电极经由栅极绝缘膜形成在沟槽的内壁上。因此，沟槽、栅极绝缘膜以及栅极电极提供了沟槽栅极结构。在这里，掩埋P+导电类型区域形成在相邻的两沟槽之间。在所述半导体器件中，在超结结构中生成的雪崩电流经由P+导电类型区域释放至接触P+导电类型区域。具体而言，在P导电类型区域处发生击穿时，雪崩电流从掩埋P+导电类型区域流至接触P+导电类型区域。此外，在N导电类型区域处发生击穿时，雪崩电流经由N导电类型区域上的P导电类型沟道层流至掩埋P+导电类型区域，所述掩埋P+导电类型区域的杂质浓度大于P导电类型沟道层的杂质浓度。因此，限制了寄生双极晶体管起作用。通过使雪崩电流流经沟槽侧上的沟道层和源极区来驱动寄生双极晶体管。因此，改善了抗雪崩能力。此外，在JP-A-2002-16250中公开了一种具有超结结构的平面型半导体器件。具体而言，在所述器件中，P导电类型基极区形成在超结结构中的P导电类型区域的表面部分中。N+导电类型源极区形成在所述基极区的表面部分中。凹槽形成在基极区上，并且所述凹槽到达P导电类型区域。多晶硅层经由绝缘膜掩埋在所述凹槽中。栅极电极经由绝缘膜形成在所述基极区、所述源极区以及所述N导电类型区域中的每一个的表面上。栅极电极被设置在表面的预定区域。此外，对应于US 2007/0132012的JP-A-2007-150142教导了具有超结结构的平面型半导体器件，其中高杂质浓度层形成在被布置在P导电类型基极区的角落处的P导电类型区域的表面上。所述高杂质浓度层的杂质浓度大于P导电类型区域的杂质浓度。此外， 所述高杂质浓度层的杂质浓度是恒定的，即，局部同质的。然而，在JP-A-2002-16250和JP-A-2007-150142中，尽管公开了一种具有超结结构的平面型半导体器件，但是未公开关于抗雪崩能力的信息。在JP-A-2004-134714中公开了包括平面型半导体器件的半导体器件，所述平面型半导体器件具有超结结构。在所述器件中，改进了抗雪崩能力，使得高杂质浓度层形成在 P导电类型区域的表面部分中。高杂质浓度层的杂质浓度大于P导电类型区域的杂质浓度， 并且是局部同质的。在这种情况下，改善了负电阻，并且还改善了抗雪崩能力。在这里，在所述器件中，基极层被布置在高杂质浓度层和接触P+导电类型区域之间。JP-A-2008-288367、JP-A-2009-43966 以及 JP-A-2004-134714 教导了改善了半导体器件的抗雪崩能力。然而，要求更大程度地改善抗雪崩能力。
技术实现思路
考虑到上述问题，本公开的目的在于提供一种具有超结结构的半导体器件以及具有超结结构的半导体器件的制造方法。在所述半导体器件中，改善了抗雪崩能力。根据本公开的第一方面，一种半导体器件，包括具有第一导电类型的衬底；多个第一导电类型区域和多个第二导电类型区域，设置在所述衬底上，沿着第一方向延伸，并且沿着第二方向交替布置以提供超结结构；沟道层，具有第二导电类型并且设置在所述超结结构上；第一导电类型层，设置在所述沟道层的第一表面部分中；接触第二导电类型区域， 设置在所述沟道层的与相应第二导电类型区域相对的第二表面部分中，并且所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度；栅极绝缘膜，设置在所述沟道层上； 栅极电极，设置在所述栅极绝缘膜上；表面电极，设置在所述沟道层上；背侧电极，设置在与所述超结结构相对的所述衬底上；以及掩埋第二导电类型区域。电流在所述表面电极和所述背侧电极之间流动。所述掩埋第二导电类型区域设置在相应的第二导电类型区域中， 突出至所述沟道层中并且与所述接触第二导电类型区域接触。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。在上述半导体器件中，电场容易集中在所述掩埋第二导电类型区域附近。因此，容易在所述掩埋第二导电类型区域附近发生击穿。因此，雪崩电流容易从所述掩埋第二导电类型区域流至所述接触第二导电类型区域，使得改善了抗雪崩能力。根据本公开的第二方面，一种用于制造半导体器件的方法，包括在具有第一导电类型的衬底上形成第一导电类型区域膜；在所述第一导电类型区域膜上将多个第一沟槽形成为到达所述衬底，使得所述第一导电类型区域膜被划分为多个第一导电类型区域，所述多个第一导电类型区域被所述多个第一沟槽彼此隔离；利用第二导电类型区域膜填充每个第一沟槽；抛光所述第二导电类型区域膜的表面，使得所述第二导电类型区域膜被划分为多个第二导电类型区域，并且所述第一导电类型区域和所述第二导电类型区域提供了超结结构，其中所述第一导电类型区域和所述第二导电类型区域沿着第一方向延伸，并且其中所述第一导电类型区域和所述第二导电类型区域沿着第二方向交替布置；将第二导电类型杂质注入所述第二导电类型区域中；在所述超结结构上形成具有第二导电类型的沟道层； 形成多个第二沟槽，以穿透所述沟道层并且到达相应的第一导电类型区域，其中所述第二沟槽具有带状图案；在每个第二沟槽的内壁上形成栅极绝缘膜，并且在每个第二沟槽中的所述栅极绝缘膜上形成栅极电极，使得所述沟槽、所述栅极绝缘膜和所述栅极电极提供了沟槽栅极结构；将第一导电类型杂质注入到所述沟道层的表面部分中；将第二导电类型杂质注入到所述沟道层的另一表面部分中；以及加热所述衬底，使得所述沟道层中的所述第二导电类型杂质扩散，并且在所述沟道层的与相应的第二导电类型区域相对的所述另一表面部分中形成接触第二导电类型区域。所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度。在对所属衬底进行所述加热时，所述沟道层中的所述第一导电类型杂质扩散，并且在所述沟道层的所述表面部分中形成第一导电类型层。所述第一导电类型层具有所述第一导电类型，并且与相应的沟槽的侧壁接触。在对所述衬底进行所述加热时，所述第二导电类型区域中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域中形成掩埋第二导电类型区域。所述掩埋第二导电类型区域具有突出到所述沟道层中并且与所述接触第二导电类型区域接触的端部。所述掩埋第二导电类型区域具有深于相应的沟槽的底部的另一端部。所述本文档来自技高网...
【技术保护点】
１．一种半导体器件，包括：衬底（１０），具有第一导电类型；多个第一导电类型区域（２０）和多个第二导电类型区域（３０），设置在所述衬底（１０）上，沿着第一方向延伸，并且沿着第二方向交替布置以提供超结结构；沟道层（４０），具有第二导电类型并且设置在所述超结结构上；第一导电类型层（５１），设置在所述沟道层（４０）的第一表面部分中；接触第二导电类型区域（５２），设置在所述沟道层（４０）的与相应的第二导电类型区域（３０）相对的第二表面部分中，并且所述接触第二导电类型区域（５２）的杂质浓度高于所述沟道层（４０）的杂质浓度；栅极绝缘膜（６２），设置在所述沟道层（４０）上；栅极电极（６３），设置在所述栅极绝缘膜（６２）上；表面电极（７０），设置在所述沟道层（４０）上；背侧电极（９０），设置在与所述超结结构相对的所述衬底（１０）上；以及掩埋第二导电类型区域（５３），其中电流在所述表面电极（７０）和所述背侧电极（９０）之间流动，其中所述掩埋第二导电类型区域（５３）设置在相应的第二导电类型区域（３０）中，突出至所述沟道层（４０）中并且与所述接触第二导电类型区域（５２）接触，并且其中所述掩埋第二导电类型区域（５３）的杂质浓度高于所述沟道层（４０）的杂质浓度，并且在所述相应的第二导电类型区域（３０）中的位置处具有最大杂质浓度。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：山本刚，住友正清，山口仁，赤木望，利田祐麻，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：JP
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