半导体器件和制造该器件的方法技术

一种半导体器件，包括第一、第二和第三导电线，每一个均具有在衬底上形成并沿着第一方向延伸的各自的线部分，并且具有从所述各自的线部分的端部沿着不同于第一方向的方向延伸的各自的分支部分。中间导电线的分支部分被置于外部导电线的各自的分支部分之间，并且比外部导电线的各自的分支部分短，从而接触焊盘可以和导电线的这些分支部分整体形成。

【技术实现步骤摘要】

本申请一般地涉及半导体器件，更具体地，涉及包括具有以高集成密度形成的线部分和分支部分的导电线的半导体器件。
技术介绍
为了高集成密度，期望以精细图案形成导电线。期望的导电线宽度可能小于使用光刻工艺(photolithography process)能够实现的分辨率的范围。因此，使用现有光刻工艺但具有小于单独使用常规光刻工艺能够实现的尺度的制造高度集成的电路结构的方法令人期望。具体来说，为了制造高度集成的电路结构，期望形成具有这种小尺度的导电线。
技术实现思路
因此，使用从缓冲结构和缓冲层形成的用于达成小于单独使用光刻工艺能够实现的尺度的掩膜图案形成导电线。根据本专利技术的一个方面的半导体器件包括第一、第二和第三导电线。第一导电线包括在衬底之上形成并沿第一方向延伸的第一线部分，并且包括从所述第一线部分的端部沿着不同于所述第一方向的方向延伸的第一分支部分。第二导电线包括在所述衬底之上形成并沿着所述第一方向延伸的第二线部分，并且包括从所述第二线部分的端部沿着不同于所述第一方向的方向延伸的第二分支部分。第三导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第三线部分，并且包括从所述第三线部分的端部沿着不同于所述第一方向的方向延伸的第三分支部分。所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。在本专利技术的范例实施例中，所述第三分支部分比所述第一和第二分支部分至少短了所述半导体器件的焊盘大小。在本专利技术的另一个范例实施例中，所述第一、第二和第三线部分在所述衬底的存储器单元区域中彼此平行地延伸。在本专利技术的进一步的范例实施例中，所述第一、第二和第三线部分中的每一个均具有第一宽度，并且其中，所述第一、第二和第三线部分彼此间隔所述第一宽度。在本专利技术的又一范例实施例中，所述第三线部分比所述第一线部分长并且比所述第二线部分短。在本专利技术的进一步的范例实施例中，所述第一、第二和第三分支部分在所述衬底的连接区域中彼此平行地延伸。在本专利技术的又一范例实施例中，所述第一和第二分支部分之间的距离至少是所述第一、第二和第三线部分中的每一个的宽度的九倍。在本专利技术的进一步的范例实施例中，所述第一、第二和第三分支部分沿着垂直于所述第一方向的方向延伸。在本专利技术的又一范例实施例中，所述第三导电线还包括从所述第三分支部分与所述第三线部分平行地延伸的连接部分。在本专利技术的进一步的范例实施例中，所述半导体器件还包括第一、第二和第三接触焊盘。第一接触焊盘耦合到所述第一分支部分，第二接触焊盘耦合到所述第二分支部分， 并且第三接触焊盘耦合到所述第三分支部分。所述第一、第二和第三接触焊盘被彼此分离地形成。在本专利技术的范例实施例中，所述第一接触焊盘被与所述第一分支部分整体形成， 所述第二接触焊盘被与所述第二分支部分整体形成，并且，所述第三接触焊盘被与所述第三分支部分整体形成。在本专利技术的进一步的范例实施例中，所述第一、第二和第三导电线被配置为作为所述半导体器件的一部分形成的存储单元块的字线或者位线。在本专利技术的又一范例实施例中，所述半导体器件还包括第四导电线，包括在所述衬底之上形成并沿着所述第一方向毗邻所述第二线部分延伸的第四线部分，并且包括从所述第四线部分端部沿着不同于所述第一方向延伸的第四分支部分。所述第四分支部分比所述第二分支部分短，并且，所述第四线部分比所述第二线部分长。根据本专利技术的另一方面的一种半导体器件包括衬底并包括多个导电线组，衬底包括存储器单元区域和连接区域。每一个导电线组均包括各自的第一、第二和第三导电线。这些第一、第二和第三导电线被和上面列举的本专利技术的范例实施例类似地形成。根据本专利技术进一步的方面的一种制造半导体器件的方法包括在衬底的存储器单元区域和连接区域之上形成第一掩膜层。在所述第一掩膜层之上形成缓冲结构，并且，所述缓冲结构包括沿着第一方向在所述存储器单元区域中延伸的线部分和从所述线部分沿着不同于所述第一方向的第二方向在所述连接区域中延伸的至少一个分支部分。沿着所述缓冲结构的侧壁形成间隔结构，并去除所述缓冲结构。使用所述间隔结构作为掩膜来图案化所述第一掩膜层以形成第一掩膜图案。随后，在所述第一掩膜图案上淀积缓冲层，并且在所述缓冲层的至少一个凹处内形成第二掩膜图案。使用第一和第二掩膜图案的置于所述存储器单元区域中的部分来图案化至少一个导电线的线部分。而且，使用第一和第二掩膜图案的置于所述连接区域中的部分来图案化至少一个导电线的分支部分。根据本专利技术的范例实施例，所述间隔结构被形成为围绕所述缓冲结构的环。在本专利技术的另一范例实施例中，所述缓冲结构的所述分支部分从所述缓冲结构的所述线部分沿着从所述第一方向垂直的所述第二方向延伸。在本专利技术的进一步的范例实施例中，所述缓冲结构具有F形或者反F形。在本专利技术的范例实施例中，所述缓冲结构包括分离开所述导电线宽度的四倍的两个分支部分。在本专利技术的另一范例实施例中，使用所述第一和第二掩膜图案置于所述连接区域中的部分来图案化第一、第二和第三导电线。这些第一、第二和第三导电线被和上面列举的本专利技术的范例实施例类似地形成。在本专利技术进一步的范例实施例中，修剪所述第一掩膜图案的利用所述缓冲结构的所述分支部分形成的部分，以使所述第三分支部分比所述第一和第二分支部分短。在本专利技术的另一范例实施例中，宽掩膜图案被用于图案化分别和第一、第二和第三分支部分是整体的第一、第二和第三接触焊盘。在本专利技术进一步的范例实施例中，是F形的另一缓冲结构被用于形成第四导电线。在这种情况下，每一缓冲结构包括分离开所述导电线宽度的四倍的各自的两个分支部分。此外，缓冲结构包括分离开所述导电线宽度的五倍的各自的线部分。以这种方式，形成了具有小于单独使用光刻工艺能够实现的尺度的导电线。此外， 导电线包括以用于形成整体接触焊盘的充足间隔排列的分支部分。通过考虑下列与附图一起给出的本专利技术的详细描述，将更好地理解本专利技术的这些和其他特征和益处。附图说明图1是具有根据本专利技术范例实施例形成的导电线的存储器器件的框图；图2是根据本专利技术的范例实施例被包括在图1的存储器器件中的存储器单元阵列的电路图；图3示出了根据本专利技术范例实施例形成的集成电路图案的布局；图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M是剖视图，根据本专利技术的范例实施例示出了使用缓冲层图案化图3的集成电路的一部分的步骤；图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、^^P 5L是剖视图，根据本专利技术的替换实施例示出了使用缓冲层以精细尺度图案化图3的集成电路的一部分的步骤；图6A、6B、6C和6D是剖视图，根据本专利技术范例实施例示出了图案化集成电路结构的步骤；图7A、7B、7C、7D和7E是剖视图，根据本专利技术范例实施例示出了在半导体衬底中图案化沟槽的步骤；图8是根据本专利技术范例实施例的半导体器件的导电结构的平面图；图 9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、 14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、 21A、21B和21C是平面图和剖视图，根据本专利技术的范本文档来自技高网...

【技术保护点】
１．一种半导体器件，包含：第一导电线，包括在衬底之上形成并沿第一方向延伸的第一线部分，并且包括从所述第一线部分的端部沿着不同于所述第一方向的方向延伸的第一分支部分；第二导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第二线部分，并且包括从所述第二线部分的端部沿着不同于所述第一方向的方向延伸的第二分支部分；和第三导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第三线部分，并且包括从所述第三线部分的端部沿着不同于所述第一方向的方向延伸的第三分支部分，其中，所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。

【技术特征摘要】
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【专利技术属性】
技术研发人员：柳璋铉，李钟旻，朴泳雨，郭东华，金泰瑢，韩智勋，罗宗勋，李东植，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR