一种半导体器件，包括：半导体芯片(1)，所述半导体芯片(1)包括模式设置端子(15d，15e，15f)以及分别连接至所述模式设置端子(15d，15e，15f)的模式设置配线(20d，20e，20f)；密封层(43)，所述密封层(43)覆盖所述半导体芯片(1)并且还覆盖第一模式设置配线的焊盘，所述第一模式设置配线是模式设置配线(20d，20e，20f)中的一个，所述密封层(43)包括形成在第二模式设置配线的焊盘上方的模式设置过孔，所述第二模式设置配线是所述模式设置配线中的一个并且与所述第一模式设置配线不同；模式设置掩埋导体，所述模式设置掩埋导体被设置在所述模式设置过孔以内，以连接至所述第二模式设置配线；以及模式设置导电图案，所述模式设置导电图案连接至所述模式设置掩埋导体并且被设置在所述第一模式设置配线的所述焊盘上方的所述密封层(43)上。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
例如，如在日本专利申请特许公开No. 2008-47734中所述，常规半导体芯片通过内建工艺而掩埋在叠置的绝缘膜之间。内建工艺是通过重复例如形成绝缘膜、形成过孔以及形成导电图案的一种生成多层结构的方法。端子被设置在半导体芯片中，并且这些端子经由例如配线而连接至凸起。与此同时，相同半导体芯片可以用来制造诸如功能、用途、形式以及格式的模式不同的半导体器件的姐妹产品。如果被设置在半导体芯片中的端子是模式设置端子，则例如根据模式设置端子是处于接地电压设置状态还是处于未被连接状态(电浮置状态)而被设置成改变半导体芯片的模式。在这种设置中，模式不同的半导体器件的姐妹产品通过将从模式设置端子到凸起的配线切换至断开状态或导通状态来生成。例如，如果模式设置端子和凸起之间的配线未在半导体器件的制造中形成，则模式设置端子和凸起可以处于断开状态。另一方面，如果形成模式设置端子和凸起之间的配线，则从模式设置端子到凸起之间的配线可以处于导通状态。为了生成模式不同的半导体器件的姐妹产品，必须针对每种模式来设计配线图案。因此，必须重新设计配线图案以获得新的半导体器件模式。例如，必须针对每种模式来制造用于导电图案形成的划线板和掩模。
技术实现思路
根据本专利技术的半导体器件，包括半导体芯片，所述半导体芯片包括模式设置端子以及分别连接至所述模式设置端子的模式设置配线；密封层，所述密封层覆盖所述半导体芯片并且还覆盖第一模式设置配线的焊盘， 所述第一模式设置配线是模式设置配线中的一个，所述密封层包括形成在第二模式设置配线的焊盘上方的模式设置过孔，所述第二模式设置配线是所述模式设置配线中的一个并且与所述第一模式设置配线不同；模式设置掩埋导体，所述模式设置掩埋导体被设置在所述模式设置过孔以内，以连接至所述第二模式设置配线；以及模式设置导电图案，所述模式设置导电图案连接至所述模式设置掩埋导体并且被设置在所述第一模式设置配线的所述焊盘上方的所述密封层上。根据本专利技术的半导体器件制造方法，包括在半导体芯片上形成密封层，所述半导体芯片包括模式设置端子和分别连接至所述模式设置端子的模式设置配线，所述密封层被形成为覆盖第一模式设置配线的焊盘和第二模式设置配线的焊盘，所述第一模式设置配线是所述模式设置配线中的一个，所述第二模式设置配线是所述模式设置配线中的一个并且不同于所述第一模式设置配线；在所述第二模式设置配线的所述焊盘上方的所述密封层中形成模式设置过孔；以及形成模式设置导电图案，所述模式设置导电图案通过所述模式设置过孔连接至所述第二模式设置配线的所述焊盘并且被设置在所述第一模式设置配线的所述焊盘上方的所述密封层上。根据本专利技术的另一半导体器件，包括半导体芯片，所述半导体芯片包括模式设置端子和模式设置配线，所述模式设置配线至少包括第一焊盘和第二焊盘，并且连接至所述模式设置端子；密封层，所述密封层覆盖所述半导体芯片并且还覆盖所述模式设置配线的所述第一焊盘和所述第二焊盘中的一个，所述密封层包括形成在所述模式设置配线的所述第一焊盘和所述第二焊盘中的另一焊盘上方的模式设置过孔；模式设置掩埋导体，所述模式设置掩埋导体被设置在所述模式设置过孔以内，以连接至所述模式设置配线的另一焊盘；以及被设置在所述密封层上的模式设置导电图案，其中第一模式设置导电图案被设置在所述模式设置配线的一个焊盘上方的所述密封层上，所述第一模式设置导电图案是所述模式设置导电图案中的一个，并且第二模式设置导电图案连接至所述模式设置掩埋导体，所述第二模式设置导电图案是所述模式设置导电图案中的一个并且不同于所述第一模式设置导电图案。根据本专利技术的另一半导体器件制造方法，包括在半导体芯片上形成密封层，所述半导体芯片包括模式设置端子和模式设置配线，所述模式设置配线至少包括第一焊盘和第二焊盘，并且被连接至所述模式设置端子，所述密封层被形成为覆盖所述模式设置配线的所述第一焊盘和所述第二焊盘；在所述模式设置配线的所述第一焊盘和所述第二焊盘中的一个上方形成模式设置过孔；以及在所述密封层上形成模式设置导电图案，其中形成所述模式设置导电图案，使得第一模式设置导电图案被设置在所述另一焊盘上的所述密封层上，所述另一焊盘是所述模式设置配线的所述第一焊盘和所述第二焊盘中的一个并且不同于所述一个焊盘，并且使得第二模式设置导电图案通过所述模式设置过孔而连接至所述模式设置配线中的所述一个焊盘，所述第一模式设置导电图案是所述模式设置导电图案中的一个，所述第二模式设置导电图案是所述模式设置导电图案中的一个并且不同于所述第一模式设置导电图案。本专利技术的其它目的和优点将在下面的描述中得以阐述，并且，一部分通过该描述变得显而易见，或通过实践本专利技术来获知。利用这里特别指出的手段和组合，可以实现并获得本专利技术的目的和优点。附图说明并入并且构成说明书一部分的附图示出了本专利技术的实施例，并且与上面的概括描8述和下面的实施例的具体描述一起用来解释本专利技术的原理。图1是示出了根据本专利技术的第一实施例的半导体器件的截面图；图2是示出了根据第一实施例的半导体芯片的截面图；图3是示出了根据第一实施例的半导体芯片的配线图案的平面图；图4是示出了根据第一实施例的半导体器件的配线图案的平面图；图5是示出了图4中所示的部分A的第一示例的放大图；图6是示出了图4中所示的部分A的第二示例的放大图；图7是示出了图4中所示的部分A的第三示例的放大图；图8是示出了图4中所示的部分A的第四示例的放大图；图9是示出了图4中所示的部分A的第五示例的放大图；图10是示出了图4中所示的部分A的第六示例的放大图；图11是示出了图4中所示的部分A的第七示例的放大图；图12是在根据第一实施例的半导体器件的制造方法的一个步骤中的截面图；图13是图12之后的步骤中的截面图；图14是图13之后的步骤中的截面图；图15是图14之后的步骤中的截面图；图16是图15之后的步骤中的截面图；图17是图16之后的步骤中的截面图；图18是图17之后的步骤中的截面图；图19是图18之后的步骤中的截面图；图20是图19之后的步骤中的截面图；图21是是示出了根据本专利技术的第二实施例的半导体芯片的配线图案的平面图；图22是示出了根据第二实施例的半导体器件的配线图案的平面图；图23是示出了图22中所示的部分B的第一示例的放大图；图M是示出了图22中所示的部分B的第二示例的放大图；图25是示出了图22中所示的部分B的第三示例的放大图；图沈是示出了图22中所示的部分B的第四示例的放大图；图27是示出了图22中所示的部分B的第五示例的放大图；图观是示出了图22中所示的部分B的第六示例的放大图；图四是示出了图22中所示的部分B的第七示例的放大图；图30是示出了图22中所示的部分B的第八示例的放大图；图31是示出了根据变型1的半导体器件的截面图；图32是示出了根据变型1的半导体芯片的截面图；图33是示出了根据变型2的半导体器件的截面图；图34是示出了根据变型2的半导体芯片的截面图；图35是示出了根据变型3的半导体器件的截面图；图36是示出了根据变型3的半导体芯片的截面图；图37是图15之后的变化步骤中的截面图；以及图38是图37之后的步骤中的截面图。具体实施例方式下面将参考附图来解释本专利技术的实施例。尽管对下面描述本文档来自技高网...
【技术保护点】
上方的所述密封层上。同；模式设置掩埋导体，所述模式设置掩埋导体被设置在所述模式设置过孔以内并且被设置成连接至所述第二模式设置配线；以及模式设置导电图案（４６ｂ），所述模式设置导电图案（４６ｂ）连接至所述模式设置掩埋导体并且被设置在所述第一模式设置配线的所述焊盘一模式设置配线的焊盘，所述第一模式设置配线是所述模式设置配线（２０ｄ，２０ｅ，２０ｆ）中的一个，所述密封层（４３）包括形成在第二模式设置配线的焊盘上方的模式设置过孔，所述第二模式设置配线是所述模式设置配线中的一个并且与所述第一模式设置配线不１．一种半导体器件，其特征在于，包括：半导体芯片（１），所述半导体芯片（１）包括模式设置端子（１５ｄ，１５ｆ）以及分别连接至所述模式设置端子（１５ｄ，１５ｅ，１５ｆ）的模式设置配线（２０ｄ，２０ｆ）；密封层，所述密封层覆盖所述半导体芯片和第
【技术特征摘要】
...
【专利技术属性】
技术研发人员：胁坂伸治，
申请(专利权)人：卡西欧计算机株式会社，
类型：发明
国别省市：JP
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