提供一种半导体器件，其能够防止电容器的大面积化而引起TDDB下降。在半导体衬底上形成有电容器。电容器具有以下部电极、电容器电介质膜以及上部电极的顺序层叠这些的结构。当设下部电极和上部电极经由电介质膜而相对的电容区域的面积为S，电容区域的外周线的总长度为L时，面积S为1000μm2以上，L/S为0.4μm-1以上。
【技术实现步骤摘要】
本专利技术涉及具有电容器的半导体器件，尤其涉及具有与平滑电容器的结构相符的电容器的半导体器件，所述平滑电容器使用了由铁电材料形成的电容器电介质膜。
技术介绍
在下述专利文献1中公开的铁电存储器(FRAM)中，作为半导体元件的电源电路用平滑电容器，使用铁电电容器。由于平滑电容器与铁电存储器的各存储单元内的电容器 (单元电容器)同时形成，因此不需要增加用于形成平滑电容器的新的工序。另外，由于将铁电材料用作为电容器电介质膜，所以与通常使用绝缘材料的情况相比，容易使静电电容变大。 专利文献1 国际公开第2006/011196号小册子。
技术实现思路
专利技术所要解决的课题对于平滑电容器而言，要求其电容比单元电容器大。因此，平滑电容器所占的面积会大于单元电容器所占的面积。通过本申请的专利技术人的评价实验得出，存在当电容器的面积增大时电破坏寿命(TDDB =Time Dependent Dielectric Breakdown)变短的倾向。因此， 即使在单元电容器具有充分的TDDB的情况下，产品寿命也受平滑电容器的TDDB的限制。本专利技术的目的是提供一种能够防止电容器的大面积化而导致TDDB下降的半导体器件及其制造方法。用于解决课题的手段根据本专利技术的一个观点，提供一种半导体器件，具有半导体衬底，电容器，其形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成，当设下部电极和上部电极隔着电介质膜而相对置的电容区域的面积为S，该电容区域的外周线的总长度为L时，面积S为IOOOym2以上，L/S为0. 4 μ πΓ1以上。根据本专利技术的另一个观点，提供一种半导体器件，具有半导体衬底， 电容器，其形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成；在俯视观察下，所述上部电极被包围在所述下部电极内，并且由相互分离的多个图形构成。 根据本专利技术的又一其他观点，提供一种半导体器件的制造方法，其包括在半导体衬底上形成电容器的工序，其中，该电容器通过按顺序层叠下部电极、由铁电材料构成的电容器电介质膜以及上部电极而构成，当设下部电极和上部电极隔着电介质膜而相对置的电容区域的面积为S，该电容区域的外周线的总长度为L时，面积S为1000 μ m2以上，L/S为 O^ym-1以上，通过对所述电容器进行加热，改善所述电容器电介质膜的膜品质的工序。专利技术效果使电容器采用上述结构，即使电容器面积增大也能够抑制其TDDB(Time Dependent Dielectric Breakdown)的平均损坏时间(MTTF =Mean Time To Failure)的劣化。附图说明图1是第一实施例的半导体器件的等效电路图。图2是第一实施例的半导体器件的制造过程中的剖视图(其一)。图3是第一实施例的半导体器件的制造过程中的剖视图(其二)。 图4是第一实施例的半导体器件的制造过程中的剖视图(其三)。图5是第一实施例的半导体器件的制造过程中的剖视图(其四)。图6是第一实施例的半导体器件的剖视图。图7A是第一实施例的半导体器件的平滑电容器的俯视图，图7B是现有的平滑电容器的俯视图。图8A是表示平滑电容器的上部电极宽度和MTTF之间的关系的坐标图(graph)，图 8B是表示上部电极的外周长与面积的比和MTTF之间的关系的坐标图。图9A是第二实施例的半导体器件的平滑电容器的俯视图，图9B是第二实施例的变更例的半导体器件的平滑电容器的俯视图。图10是第三实施例的半导体器件的平滑电容器的俯视图。图11是第四实施例的半导体器件的剖视图。附图标记说明1存储单元部2电源电路部10M0S 晶体管11单元电容器21平滑电容器30半导体衬底31元件分离绝缘膜33金属硅化物膜34 盖膜(cap film)35 阱36阱接触扩散层37金属硅化物膜40氮氧化硅膜41、61、99、101、122、151、158层间绝缘膜43 46,81 87,115 117、125、126、160、165、168 导电插件50氮氧化硅膜51氧化硅膜52氧化铝膜53 钼(Pt)膜54铁电膜54a、54b电容器铁电膜55氧化铱膜55a、55b 上部电极58、60氧化铝膜 62防氢扩散膜63基底膜71 77 通孔91 95、171、172、173 配线100 覆膜(cover film)121防氧化膜130a下部电极131a电介质膜132a上部电极133a氢阻挡膜ΙδΟ保护膜158阻挡膜具体实施例方式在图1中示出了第一实施例的半导体器件的等效电路图。实施例的半导体器件包括存储单元部1以及电源电路部2。在存储单元部1中，在图1的沿着横向延伸的多条字线(word line)WL和沿着纵向延伸的多条位线(bit line)BL的各个交叉处配置有一个存储单元。各个存储单元由MOS 晶体管(开关元件)10和铁电电容器11构成。与字线WL对应地配置有板线(plate line) PL。MOS晶体管10的栅电极连接在字线WL上，源极连接在位线BL上，漏极连接至铁电电容器11的一个电极。铁电电容器11的另一个电极连接在对应的板线PL上。当对字线WL施加电信号，使MOS晶体管10处于导通状态时，相当于位线BL和板线PL之间的电位差的电压施加在铁电电容器11上，从而读入数据。另外，通过使MOS晶体管10处于导通状态，与铁电电容器11的自发极化的极性相对应向位线BL输出电信号，从而读出数据。电源电路部2包括电源电压线VDD、接地线GND以及将两者进行连接的平滑电容器 21。平滑电容器21的电容器电介质膜由与存储单元部的电容器(以下称之为“单元电容器”)11的电容器电介质膜相同的铁电材料形成。下面，参照图2 图6，对第一实施例的半导体器件的制造方法进行说明。在图2 图6中，左侧示出了存储单元部1的剖视图，右侧示出了电源电路部2的剖视图。如图2所示，在由硅形成的半导体衬底30的表层部上形成规定的阱。通过浅沟槽隔离(STI =Shallow Trench Isolation)等，形成元件分离绝缘膜31，并划定活性区域。在存储单元部1的活性区域内形成MOS晶体管10。MOS晶体管10包括栅极绝缘膜101、栅电极10G、源极及漏极扩散层10S、10D、侧壁隔离层10W。在源极及漏极扩散层10SU0D的表面上形成有由二硅化钴(CoSi2)等构成的金属硅化物膜33。在栅电极IOG的上表面形成有由二硅化钴等组成的盖膜34。MOS晶体管10可以利用公知的成膜方法、光刻法、离子注入、蚀亥IJ、形成硅化物的技术等来形成。在配置了 MOS晶体管10的活性区域内配置有另一个MOS晶体管。两个MOS晶体管共用一个源极扩散层10S。在电源电路部2中，在活性区域内形成有ρ型阱35，在其表层部形成有ρ型阱接触扩散层36。在阱接触扩散曾36的表面形成有由二硅化钴等构成的金属硅化物膜37。阱接触扩散层36与同一衬底上的pMOS晶体管的源极及漏极扩散层同时形成。金属硅化物膜 37与配置在MOS晶体管的源极及漏极扩散层表面的金属硅化物膜33同时形成。在衬底上，通过CVD (Chemical Vapor Deposition 化学气相沉积)形成氮氧化硅膜40，以覆盖MOS晶体管10。进而，在氮氧化硅膜40上，本文档来自技高网...
【技术保护点】
１．一种半导体器件，其特征在于，具有：半导体衬底，多个电容器，它们形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成；在俯视观察下，所述多个电容器中的每个电极的上部电极被包围在所述下部电极内，并且由相互分离的多个图形构成。
【技术特征摘要】
1.一种半导体器件，其特征在于，具有 半导体衬底，多个电容器，它们形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成；在俯视观察下，所述多个电容器中的每个电极的上部电极被包围在所述下部电极内， 并且由相互分离的多个图形构成。2.根据权利要求1所述的半导体器件，其特征在于，构成所述上部电极的多个图形中的每一个图形的平面形状是包括宽度为5 μ m以下的带状部分的形状。3.根据权利要求1所述的半导体器件，其特征在于，具有如下形状，即，构成所述上部电极的多个图形中的每一个图形都在一边长度为 5ym的正方形的范围内。4.根据权利要求1所述的半导体器件，其特征在于， 还具有被施加电源电压的电源线和被施加接地电压的接地线，所述电源线和接地线都形成在所述半导体衬底上，构成所述上部电极的多个图形中的每一个图形与所述电源线以及接地线中的...
【专利技术属性】
技术研发人员：立花宏俊，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：JP
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