延迟电路和延迟信号的方法技术

本发明专利技术公开了一种延迟电路，包括：延迟单元，被配置为接收时钟信号，顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，被配置为基于一个或更多个选择信号来选择多个第一延迟信号中的一个，并且输出第二延迟信号。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，更具体而言，涉及可用在半导体集成电路中的延迟电路。
技术介绍
延迟电路将输入信号延迟预定的时间，并输出所延迟的信号。在半导体装置中，延迟电路不可缺少地用在读出放大器中以保证数据稳定时间，以及用在非交叠时钟信号发生电路中。作为获得延迟信号的一种方法，通常采用RC延迟。在RC延迟机理中，基于诸如电阻和电容的阻抗元件的组合而将电流延迟。半导体存储装置的延迟电路由多个反相器端子彼此耦接的延迟电路构成。在实际的延迟电路中，用PMOS晶体管和NMOS晶体管串联耦接的CMOS (互补M0S)晶体管作为多个反相器端子。延迟电路除了 CMOS晶体管的结构以外还包括电容和电阻，使得输入信号通过RC延迟而被延迟并产生输出信号。图1是典型的延迟电路的图示。参见图1，延迟电路被配置为使得输入信号in经由包括电阻R和电容C的CMOS晶体管而被延迟、反相并输出，并且所得的信号经由具有相似结构的CMOS晶体管而被延迟、反相并输出，使得输入信号in最终被延迟并被输出作为输出信号out。延迟电路包括接收三个控制信号TCMO至TCM2以及这三个控制信号的反相信号TCMOB至TCM2B的NMOS晶体管和PMOS晶体管。通过借助于这些控制信号来控制要延迟的电流路径的电流量，可以控制延迟电路的延迟时间。在半导体装置的典型延迟电路中，由于诸如电阻和电容的阻抗元件占据相对较大的面积，因此半导体装置的集成度可能受到不利地影响。另外，随着半导体装置集成度越来越高，晶体管的特性趋向于随着PVT(pr0CeSS， voltage and temperature，工艺、电压和温度)而显著地改变。在如图1所示的延迟电路的情况中，由于可以根据流经晶体管的电流来控制延迟时间，因此与被实现为占据更大面积的延迟电路相比，延迟时间随着PVT变化而显著地改变。如果延迟时间因此而变得不稳定， 则可能会限制依照时序而输入/输出的信号的余量，并且可能会影响半导体装置的高速操作。
技术实现思路
因此，需要一种可以避免上述问题的半导体装置的改进的延迟电路。但应当理解的是，本专利技术的一些方面并不仅仅在于避免所述的问题。在以下的描述中，某些方面和实施例将是清楚的。应当理解的是这些方面和实施例仅是示例性的，并且从广义上来说，本专利技术在不具备这些方面和实施例中的一个或更多个特征的情况下也能实施。根据本专利技术的一个方面，一种延迟电路包括延迟单元，被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。根据本专利技术的另一个方面，一种延迟电路包括时钟倍乘单元，被配置为使时钟信号倍乘，并产生具有不同周期的多个倍乘时钟信号；延迟单元，被配置为通过与多个倍乘时钟信号同步来执行触发器操作而顺序地将输入信号延迟预定的时间间隔，并且产生多个第一延迟信号；以及选项单元，被配置为接收所述多个倍乘时钟信号、边沿触发所述多个第一延迟信号、基于一个或更多个选择信号来选择被边沿触发的多个第一延迟信号中的一个， 并输出第二延迟信号。根据本专利技术的再一个方面，一种用于将信号延迟的方法包括以下步骤接收时钟信号并产生具有不同周期的多个倍乘时钟信号；接收输入信号，顺序地与所述多个倍乘时钟信号同步来执行触发器操作多次，并产生多个第一延迟信号；响应于所述多个倍乘时钟信号而边沿触发所述多个第一延迟信号；以及输出被边沿触发的所述第一延迟信号中的一个作为第二延迟信号。根据本专利技术的又一个方面，一种半导体装置包括延迟电路。所述延迟电路又包括 延迟单元，被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及多路复用器，被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。附图说明包含在本说明书中且构成本说明书的一部分的附图解释根据本专利技术的各个实施例，并且与说明书的描述一起用来解释本专利技术的原理。图1是典型的延迟电路的图示；图2是说明根据本专利技术的一个实施例的延迟电路的框图；图3是图2所示的延迟单元的详细框图；图4是说明图3所示的第一单独延迟部至第四单独延迟部的输入/输出信号的波形图；图5是说明图2所示的选项单元的一个实施例的电路图；图6是说明图2所示的选项单元的另一个实施例的电路图；图7是说明根据本专利技术的另一个实施例的延迟电路的框图；图8是图7所示的时钟倍乘单元的详细框图；图9是图7所示的延迟单元的具体框图；图10是图7和图9所示的延迟单元的详细框图；图11是说明图10所示的延迟单元中所包括的单独延迟级的输入/输出信号的波形图；图12是图7所示的选项单元的详细框图13是图12所示的边沿触发部的详细电路图；以及图14是图12所示的选择部的详细电路图。具体实施例方式现在将详细参考根据本专利技术的示例性实施例和附图中所图示的实例。只要有可能，在全部附图中将使用相同的附图标记来表示相同或相似的部分。图2是说明根据本专利技术的一个实施例的延迟电路的框图。根据此实施例的延迟电路包括延迟单元100和选项单元200。延迟单元100被配置为接收时钟信号CLK、顺序地将输入信号延迟预定的时间间隔，并产生多个第一延迟信号delayl。在本说明书中，“选项单元”，包括选项单元200，被定义为是这样的电路组件它能够基于同样输入给它的一组选择信号来选择多个输入信号中的一个，并将所选择的输入信号输出给电路组件。具体而言，选项单元200被配置为基于一个或更多个选择信号sel来选择所述多个第一延迟信号delayl中的一个，并输出第二延迟信号out。从选项单元200 的电路图可以理解的是，选项单元200起到多路复用器的作用。具体而言，图2的选项单元是基于2比特的选择信号sel来选择两个输入中的一个的2X1多路复用器。由于延迟单元100基于时钟信号CLK而将输入信号顺序地延迟预定的时间间隔， 因此根据本专利技术的本实施例的延迟电路与典型的延迟电路相比对PVT变化的敏感度小。另外，由于被顺序地延迟了预定的时间间隔的所述多个第一延迟信号delayl相对于输入信号in具有不同的延迟时间，因此延迟电路可以基于选项单元200的选择信号sel而将通过延迟输入信号in而被产生为具有不同的延迟时间的所述第一延迟信号delayl中的一个输出作为第二延迟信号out。另外，选项单元200还可以附加地接收时钟信号CLK来对所述多个第一延迟信号 delayl执行边沿触发操作(edge triggering operation)，并基于选择信号sel将已经经历了边沿触发操作的所述多个第一延迟信号delayl中的一个输出作为第二延迟信号out。图3是图2所示的延迟单元100的详细框图。延迟单元100包括多个单独延迟部， 所述多个单独延迟部在它们的输入/输出关系方面为串联耦接。延迟单元100将各个单独延迟部所输出的信号之中的多个信号输出作为第一延迟信号delayl。单独延迟部与时钟信号CLK同步地执行对输入给它们的信号的触发器操作(flip-flop operation)。随着单独延迟部与时钟信号CLK同步地执行对输入给它们的信号的触发器操作，延迟单元100顺序地将输入信号延迟预定的时间间隔。图3例本文档来自技高网...

【技术保护点】
１．一种延迟电路，包括：延迟单元，所述延迟单元被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，所述选项单元被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。

【技术特征摘要】
2010.02.25 KR 10-2010-00172871.一种延迟电路，包括延迟单元，所述延迟单元被配置为响应于时钟信号而顺序地将输入信号延迟预定的时间间隔，并且输出多个第一延迟信号；以及选项单元，所述选项单元被配置为基于一个或更多个选择信号来选择所述多个第一延迟信号中的一个，并且输出第二延迟信号。2.如权利要求1所述的延迟电路，其中，所述延迟单元包括多个单独延迟部，所述多个单独延迟部与所述时钟信号同步地对输入给所述多个单独延迟部的信号执行触发器操作且所述多个单独延迟部串联耦接，并且所述延迟单元将分别从所述单独延迟部输出的信号中的多个信号输出作为所述第一延迟信号。3.如权利要求2所述的延迟电路，其中，所述选项单元被配置为接收所述时钟信号以对所述多个第一延迟信号执行边沿触发操作，并且基于所述选择信号将已经历了所述边沿触发操作的所述多个第一延迟信号中的一个输出作为所述第二延迟信号。4.如权利要求1所述的延迟电路，其中，所述输入信号包括半导体存储装置的内部命令信号，并且所述第二延迟信号包括预充电信号。5.一种延迟电路，包括时钟倍乘单元，所述时钟倍乘单元被配置为将时钟信号倍乘，并产生具有不同周期的多个倍乘时钟信号；延迟单元，所述延迟单元被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将输入信号延迟预定的时间间隔，并且产生多个第一延迟信号；以及选项单元，所述选项单元被配置为接收所述多个倍乘时钟信号、边沿触发所述多个第一延迟信号、基于一个或更多个选择信号来选择被边沿触发的所述多个第一延迟信号中的一个，并输出第二延迟信号。6.如权利要求5所述的延迟电路，其中，所述时钟倍乘单元包括一个或更多个单独倍乘部，所述一个或更多个单独倍乘部使输入于所述一个或更多个单独倍乘部的信号的周期延长并输出所得的信号，且所述一个或更多个单独倍乘部在它们的输入/输出关系方面为串联耦接，并且所述时钟倍乘单元将所述时钟信号和分别从所述单独倍乘部输出的信号中的一个或更多个输出作为所述倍乘时钟信号。7.如权利要求6所述的延迟电路，其中，所述单独倍乘部通过执行触发器操作来使输入于所述单独倍乘部的信号的周期延长。8.如权利要求7所述的延迟电路，其中，所述多个倍乘时钟信号的周期比从所述输入信号输入的时刻到下一个输入信号输入的时刻之间的时间间隔短。9.如权利要求5所述的延迟电路，其中，所述延迟单元包括脉冲发生部，所述脉冲发生部被配置为基于所述多个倍乘时钟信号来控制所述输入信号的脉冲宽度，并且输出脉冲信号；以及脉冲延迟部，所述脉冲延迟部被配置为通过与所述多个倍乘时钟信号同步地执行触发器操作而顺序地将所述脉冲信号延迟所述预定的时间间隔。10.如权利要求9所述的延迟电路，其中，所述脉冲发生部包括多个单独脉冲发生级， 所述多个单独脉冲发生级与所述多个倍乘时钟信号同步地执行触发器操作且所述多个单独脉冲发生级串联耦接，并且所述脉冲发生部通过控制所述输入信号的所述脉冲宽度而输出所述脉冲信号。11.如权利要求9所述的延迟电路，其中，所述脉冲延迟部包...

【专利技术属性】
技术研发人员：高在范，李锺天，边相镇，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR