存储器系统以及对存储器系统的控制方法技术方案

本发明专利技术涉及存储器系统以及对存储器系统的控制方法。一种具有主机和存储卡的存储器系统，包括：多个半导体存储器基元，每一个基元被配置为存储基于阈值电压分布的Ｎ位被编码的数据；ＬＬＲ表存储部，其被配置为存储第一ＬＬＲ表和第二ＬＬＲ表，所述第一ＬＬＲ表由与预定阈值电压对应的正常ＬＬＲ数据构成，所述第二ＬＬＲ表由这样的ＬＬＲ数据构成，该ＬＬＲ数据使得在与所述第一ＬＬＲ表中的其中两个相邻ＬＬＲ之间符号反转的每一个位置对应的每一个位置处的两个ＬＬＲ的值为“０”；以及解码器，其被配置为使用ＬＬＲ通过基于概率的重复计算而进行解码处理。

【技术实现步骤摘要】
相关申请的交叉引用本专利技术基于在日本于2009年10月5日提交的在先的日本专利申请2009-231832并要求其优先权；通过引用将其全部内容并入到这里。
本专利技术涉及存储器系统以及对存储器系统的控制方法，其被配置为对数据进行编码处理并将该数据存储为被编码的数据且当读出该被编码的数据时对被编码的数据进行解码处理，更特别地，涉及这样的存储器系统以及对存储器系统的控制方法，其被配置为使用LLR表来通过基于概率的重复计算而进行解码处理。
技术介绍
在包括主机和具有半导体存储器部的存储装置的存储器系统中，使用错误校正码来进行数据编码处理和解码处理。错误校正码可以被粗略地分为基于代数的硬判(hard decision)解码代码(例如BCH码或RS码)和使用基于概率的重复计算的软判(soft decision)解码代码。属于软判解码代码的低密度奇偶校验码(下文中称为“LDPC码”)日益成为关注的焦点。对于LDPC码，已经报道了接近香农极限(Shannon limit)的优良性能，香农极限是代码性能的理论极限。这里，在具有NAND型半导体存储器部的存储装置中，在一个存储器基元(memory cell)中或所谓的多值存储器中多个位的数据的存储非常有助于提高存储密度。在多值存储器中，当对字线施加与在每个存储器基元的电荷存储层中注入的电荷的量对应的阈值电压时，数据被读出。本申请人在日本专利申请特开公开2008-59679中公开了所谓的16级读取方法，用于以总共15种读取电压(三种硬位读取电压和12种软位读取电压)在具有4值存储器基元的半导体存储装置中读取数据。然而，在其中使用对数似然比(log likelihood ratio)(下文中也称为“LLR”并用符号λ表示)表来进行通过基于概率的重复计算的解码处理的存储器系统中，由于阈值电压分布的变化，错误校正能力会降低。
技术实现思路
根据该申请的本专利技术的一方面，提供了一种具有主机和存储装置的存储器系统，包括：多个半导体存储器基元，每一个基元被配置为存储基于2N(N为不小于2的自然数)个阈值电压分布的N位被编码的数据；存储部，其被配置为存储第一LLR表和第二LLR表，所述第一LLR表由与预定阈值电压对应的正常LLR数据构成，所述第二LLR表由这样的LLR数据构成，该LLR数据使得在与所述第一LLR表中的其中两个相邻LLR之间符号反转的每一个位置对应的每一个位置处的两个LLR的绝对值不同于在所述第一LLR表中的相应的LLR-->的绝对值；以及解码器，其被配置为使用根据所述第一或第二LLR表和所述阈值电压计算出的LLR来通过基于概率的重复计算而进行解码处理，其中，如果使用根据所述第一LLR表和所述阈值电压计算出的LLR而进行的所述解码处理导致错误，则使用根据所述第二LLR表和所述阈值电压计算出的LLR而进行所述解码处理。根据本专利技术的另一方面，提供了一种对存储器系统的控制方法，包括：检测半导体存储器基元的阈值电压，每一个基元被配置为存储基于2N(N为不小于2的自然数)个阈值电压分布的N位被编码的数据；根据第一LLR表和所检测到的阈值电压计算出第一LLR，所述第一LLR表由与预定阈值电压对应的正常LLR数据构成；进行第一LDPC解码，其中基于所述第一LLR而进行解码处理；如果所述第一LDPC解码失败，则根据第二LLR表和所检测到的阈值电压计算出第二LLR，所述第二LLR表由这样的LLR数据构成，该LLR数据使得在与所述第一LLR表中的其中两个相邻LLR之间符号反转的每一个位置对应的每一个位置处的两个LLR的绝对值小于在所述第一LLR表中的相应的LLR的绝对值；以及进行第二LDPC解码，其中基于所述第二LLR而进行解码处理。附图说明图1为示出了第一实施例中的存储器系统的示意性配置的配置图；图2为示出了第一实施例中的存储器系统的配置的配置图；图3为示出了在阈值电压分布、被存储的数据以及LLR表之间的关系的示例图；图4为已知的存储器系统的示例性LLR表，其中横坐标对应于阈值电压，图的右侧为高电压侧；图5A和5B为用于说明由阈值电压分布改变导致的LLR改变的图，其中图5A示出了阈值电压分布与LLR表对准的情况，图5B示出了由于阈值电压分布向低电压侧移动而导致阈值电压分布与LLR表未对准的情况；图6示出了第一实施例中的存储器系统的LLR表；图7为用于说明第一实施例中的存储器系统的操作流程的流程图；图8示出了第二实施例中的存储器系统的LLR表；图9A和9B为用于说明由阈值电压分布的移动导致的LLR改变的图，其中图9A示出了阈值电压分布与LLR表对准的情况，图9B示出了由于阈值电压分布向高电压侧移动而导致阈值电压分布与LLR表未对准的情况；图10示出了第二实施例的变形例中的存储器系统的LLR表；以及图11为用于说明第三实施例中的存储器系统的操作流程的流程图。具体实施方式<第一实施例>首先，将使用图1和2说明本专利技术的第一实施例中的存储器系统5以及对存储器系统5的控制方法。如图1所示，存储器系统5包括：主机4，例如个人计算机或数字照相机；以及存储卡3，其是可拆卸地与主机4连接的存储装置。主机4在主机CPU(未示出)的控制下向存储卡3发送数据和从存储卡3接收数据。该存储器系统可具有主机以及被容纳在主机内部并被配置为存储用于主机的启-->动数据等等的所谓的嵌入型存储装置，并且该存储装置可以为诸如半导体盘：SSD(固态驱动器)的形式。可替代地，该存储器系统可以用作其中集成了与存储卡3对应的存储装置和主机的移动音乐播放器等等。如图1所示，作为存储装置的存储卡3具有半导体存储器部13和存储器控制器2。半导体存储器部13为闪速存储器部并具有这样的结构，在该结构中，例如通过字线13E连接作为单位基元(unit cell)的多个存储器基元13D，其中字线13E用于将受字线控制部13A控制的读取电压施加到存储器基元13D。存储卡3的存储器基元13D为能够基于阈值电压分布而使每存储器基元存储N位(N为不小于2的自然数)数据的多值存储器基元。将采用具有N＝3的8值存储器基元作为实例进行下面的描述。存储器控制器2具有通过总线17而彼此连接的ROM 10、CPU核11、RAM 18、主机I/F(接口)14、错误检查和校正部(下文中称为“ECC部”)15以及NAND I/F(接口)16。存储器控制器2在CPU核11的控制下通过主机I/F 14向主机4发送数据和从主机4接收数据并通过NAND I/F 16向存储器部13发送数据和从存储器部13接收数据。存储器控制器2通过由CPU核11执行的FW(固件)而实施对存储器部13的地址管理。还可以由CPU核11根据来自主机4的命令通过FW而执行对整个存储卡3的控制。ROM 10存储用于存储卡3的控制程序等等。RAM 18存储在地址管理中所必需的地址转换表等等。ECC部15具有编码器12和解码器1，编码器12被配置为当存储数据时生成和附加错误校正码，解码器1被配置为当读取数据时对所读取的被编码的数据进行解码。本实施例中的ECC部15使用LDPC码，其是要通过基于概率的重复计算进行软判解码处理的软判解码代码。当然，ECC部15可以被配置为使用由软判解码代码和硬判解码代码本文档来自技高网...

【技术保护点】
一种存储器系统，包括：存储装置，其包括多个半导体存储器基元，每一个基元被配置为存储基于２Ｎ（Ｎ为不小于２的自然数）个阈值电压分布的Ｎ位被编码的数据；存储部，其被配置为存储第一ＬＬＲ表和第二ＬＬＲ表，所述第一ＬＬＲ表由与预定阈值电压对应的正常ＬＬＲ数据构成，所述第二ＬＬＲ表由这样的ＬＬＲ数据构成，该ＬＬＲ数据使得在与所述第一ＬＬＲ表中的其中两个相邻ＬＬＲ之间符号反转的每一个位置对应的每一个位置处的两个ＬＬＲ的绝对值不同于在所述第一ＬＬＲ表中的相应的ＬＬＲ的绝对值；以及解码器，其被配置为，当使用根据所述第一或第二ＬＬＲ表和所述阈值电压计算出的ＬＬＲ通过基于概率的重复计算而进行解码处理时，如果使用根据所述第一ＬＬＲ表和所述阈值电压计算出的ＬＬＲ而进行的所述解码处理导致错误，则使用根据所述第二ＬＬＲ表和所述阈值电压计算出的ＬＬＲ而进行所述解码处理。

【技术特征摘要】
JP 2009-10-5 231832/20091.一种存储器系统，包括：存储装置，其包括多个半导体存储器基元，每一个基元被配置为存储基于2N(N为不小于2的自然数)个阈值电压分布的N位被编码的数据；存储部，其被配置为存储第一LLR表和第二LLR表，所述第一LLR表由与预定阈值电压对应的正常LLR数据构成，所述第二LLR表由这样的LLR数据构成，该LLR数据使得在与所述第一LLR表中的其中两个相邻LLR之间符号反转的每一个位置对应的每一个位置处的两个LLR的绝对值不同于在所述第一LLR表中的相应的LLR的绝对值；以及解码器，其被配置为，当使用根据所述第一或第二LLR表和所述阈值电压计算出的LLR通过基于概率的重复计算而进行解码处理时，如果使用根据所述第一LLR表和所述阈值电压计算出的LLR而进行的所述解码处理导致错误，则使用根据所述第二LLR表和所述阈值电压计算出的LLR而进行所述解码处理。2.根据权利要求1的存储器系统，其中N不大于7。3.根据权利要求2的存储器系统，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的绝对值小于在所述第一LLR表中的相应的LLR的绝对值。4.根据权利要求3的存储器系统，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的值均为“0”。5.根据权利要求2的存储器系统，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的绝对值之差大于在所述第一LLR表中的其中在LLR之间符号反转的所述位置处的所述两个LLR的绝对值之差，并且在所述对应位置处的所述两个LLR中的高电压侧的阈值电压的每个LLR的绝对值大于在另一侧的LLR的绝对值，以便呈现所述阈值电压分布向低电压侧移动的情况。6.根据权利要求2的存储器系统，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的绝对值之差大于在所述第一LLR表中的其中在LLR之间符号反转的所述位置处的所述两个LLR的绝对值之差，并且在所述对应位置处的所述两个LLR中的高电压侧的阈值电压的每个LLR的绝对值小于在另一侧的LLR的绝对值，以便呈现所述阈值电压分布向高电压侧移动的情况。7.根据权利要求2的存储器系统，其中所述第二LLR表包括：第三LLR表，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的绝对值之差大于在所述第一LLR表中的其中在LLR之间符号反转的所述位置处的所述两个LLR的绝对值之差，并且在所述对应位置处的所述两个LLR中的高电压侧的阈值电压的每个LLR的绝对值大于在另一侧的LLR的绝对值，以便呈现所述阈值电压分布向低电压侧移动的情况；以及第四LLR表，其中在所述第二LLR表中的所述对应位置处的所述两个LLR的绝对值之差大于在所述第一LLR表中的其中在LLR之间符号反转的所述位置处的所述两个LLR的绝对值之差，并且在所述对应位置处的所述两个LLR中的高电压侧的阈值电压的每个LLR的绝对值小于在另一侧的LLR的绝对值，以便呈现所述阈值电压分布向高电压侧移动的情况，并且其中所述解码器使用所述第三LLR表和所述第四LLR表中的至少任一者作为所述第二LLR表进行所述解码处理。8.根据权利要求7的存储器系统，其中如果使用根据所述第三或第四LLR表和所述阈值电压计算出的LLR而进行的所述解码处理导致错误，则所述解码器使用根据另一个LLR表和所述阈值电压计算出的LLR而进行所述解码处理。9.一种对存储器系统的控制方法，包括：检测半导体存储器基元的阈值电压，每一个基元存储基于2N(N为不小于2的自然数)个阈值电压分布的N位被编码的数据；根据第一LLR表和所检测到的阈值电压计算出第一LLR，所述第一LLR表由与预定阈值电压对应的正常LLR数据构成；进行第一LDPC解码，其中基于所述第一LLR而进行解码处理；如果所述第一LDPC解码失败，则根据第二LLR表和所检测到的阈值电压计算出第二LLR，所述第二LLR表由这样的LLR数据构成，该LLR数据使得在与所述第一LLR表...

【专利技术属性】
技术研发人员：樱田健次，内川浩典，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]