具有垂直单元的半导体器件及其制造方法技术

一种半导体衬底的制造方法，包括以下步骤：通过在衬底之上形成器件隔离层来限定有源区；形成将有源区划分为第一有源区和第二有源区的第一沟槽；形成填充第一沟槽的一部分的掩埋位线；形成将掩埋位线之上的第一沟槽的上部部分间隙填充的间隙填充层；通过沿着与掩埋位线相交叉的方向刻蚀间隙填充层和器件隔离层来形成第二沟槽；以及形成填充第二沟槽的第一掩埋字线和第二掩埋字线，其中，第一掩埋字线和第二掩埋字线分别围绕第一有源区的侧壁和第二有源区的侧壁成形。

【技术实现步骤摘要】

本专利技术的示例性实施方式涉及一种半导体器件，更具体而言，涉及一种包含垂直 单元的半导体器件及其制造方法。
技术介绍
由于某些效应，例如MOS晶体管的短沟道效应，对于普通的平面单元来说可能难 以获得充分的有源区。因此，在可以将单元形成得多小的方面可能存在限制。作为另一种选择，近来提出了一种包括垂直栅的垂直单元。图IA是图示一种现有的半导体器件的立体图，图IB是这种现有的半导体器件的 平面图，其中示出了垂直栅、掩埋位线和字线。参照图IA和图1B，可以在衬底11之上形成有源柱12，可以围绕有源柱12的侧壁 形成垂直栅15。可以在衬底11中通过离子注入来形成掩埋位线16A和16B。另外，可以在 垂直栅15和有源柱12之间形成栅绝缘层17，可以在有源柱12的顶上形成保护层13，可以 在有源柱12的侧壁以及保护层13的侧壁上形成覆盖层14。另外，保护层13可以包括氮化 物层。另外，相邻的垂直栅15可以通过字线18相互耦接。根据上述现有的垂直单元技术，因为与有源区相对应的有源柱的尺寸相对地小， 因此可能难以形成垂直单元。
技术实现思路
本专利技术的示例性实施方式涉及一种可以增加单元密度的半导体器件及其制造方法。本专利技术的其他示例性实施方式涉及可以获得更小的设计规则的半导体器件及其 制造方法。根据本专利技术的一个示例性实施方式，半导体衬底的制造方法包括以下步骤通过 在衬底之上形成器件隔离层来限定有源区；形成第一沟槽，所述第一沟槽将有源区划分为 第一有源区和第二有源区；形成填充第一沟槽的一部分的掩埋位线；形成间隙填充层，所 述间隙填充层将在所述掩埋位线之上的所述第一沟槽的上部部分间隙填充；通过沿着与所 述掩埋位线相交叉的方向刻蚀所述间隙填充层和器件隔离层来形成第二沟槽；以及形成填 充所述第二沟槽的第一掩埋字线和第二掩埋字线，其中第一掩埋字线和第二掩埋字线分别 围绕第一有源区的侧壁和第二有源区的侧壁而被成形。根据本专利技术的另一个示例性实施方式，半导体器件包括以下结构利用沟槽彼此 分离的第一有源区和第二有源区；填充沟槽的一部分的掩埋位线；围绕第一有源区的侧壁成形的第一掩埋字线；以及围绕第二有源区的侧壁成形的第二掩埋字线。 附图说明图IA是现有的半导体器件的立体图。图IB是现有的半导体器件的平面图，其中示出了垂直栅、掩埋位线和字线。图2A是根据本专利技术的一个示例性实施方式的半导体器件的平面图。图2B是根据本专利技术的一个示例性实施方式的半导体器件的立体图。图2C是图2A的半导体器件沿线A-A’截取的截面图。图2D是图2A的半导体器件沿线B-B，截取的截面图。图3A至图3J是根据本专利技术的一个示例性实施方式的制造半导体器件的方法的平 面图。图4A、图4C、图4E、图4G、图41、图4K、图4M、图40、图4Q和图4S是图3A至图3 J 的半导体器件沿线A-A’截取的截面图。 图4B、图4D、图4F、图4H、图4J、图4L、图4N、图4P、图4R和图4T是图3A至图3J 的半导体器件沿线B-B’截取的截面图。图5是根据本专利技术的一个示例性实施方式制造的半导体器件的单元阵列的平面 图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施方式。但是，本专利技术可以以不 同的方式实施，而不应解释为限于本文所提出的实施方式。相反，提供这些实施方式是为了 更彻底和完整的公开，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相似的 附图标记在本专利技术的不同附图和实施方式中表示相似的部分。附图并非按比例绘制，并且在某些情况下，为清楚表述实施方式的特征，可能将比 例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示所述第一层直 接形成在所述第二层或所述衬底上的情况，还表示在所述第一层与所述第二层或所述衬底 之间存在第三层的情况。图2A是根据本专利技术的一个示例性实施方式的半导体器件的平面图。图2B是根据 本专利技术的一个示例性实施方式的半导体器件的立体图。图2C是图2A的半导体器件沿线 A-A'截取的截面图。图2D是图2A的半导体器件沿线B-B’截取的截面图。参照图2A至图2D，可以在衬底21之上形成将第一有源区25A和第二有源区25B 彼此分离的位线沟槽^A。可以将第一有源区25A和第二有源区25B形成为柱状。可以形 成部分地填充位线沟槽26A的掩埋位线28，并可以形成围绕第一有源区25A的侧壁的第一 掩埋字线33A。另外，可以形成围绕第二有源区25B的侧壁的第二掩埋字线33B。可以分别 在第一有源区25A的上部部分和第二有源区25B的上部部分上形成圆柱状存储节点36。圆 柱状存储节点36可以贯穿刻蚀停止层35，以使圆柱状存储节点36分别直接与有源区25A 的上表面和有源区25B的上表面相接触。可以在第一掩埋字线33A和第二掩埋字线3 之间形成器件隔离图案MB。可以 在掩埋位线28之上形成位线间隙填充层^A。可以在第一掩埋字线33A和第二掩埋字线33B 二者之上形成字线间隙填充层34。可以在第一有源区25A与第二有源区25B之间形成 间隔件27。间隔件27可以以使掩埋位线观与第一有源区25A和第二有源区25B接触的方 式暴露出每个位线沟槽26k的侧壁的底部部分。掩埋位线28可以与第一掩埋字线33A和 第二掩埋字线3 相交叉。例如掩埋位线观可以沿着与第一掩埋字线33A和第二掩埋字 线33B的延伸方向垂直的方向延伸。另外，可以包括位线间隙填充层29A和器件隔离图案 24B,以使第一掩埋字线33A和第二掩埋字线3 彼此绝缘。位线间隙填充层29A可以将掩 埋位线28之上的沟槽26A的上部部分间隙填充。掩埋位线观、第一掩埋字线33A和第二掩 埋字线33B的每个可以包括金属层。可以在第一有源区25A的侧壁和第二有源区25B的侧 壁上形成栅绝缘层32。更具体而言，可以在第一有源区25A与第一掩埋字线33A之间以及 第二有源区25B与第二掩埋字线3 之间形成栅绝缘层32。图3A至图3J是表示根据本专利技术的一个示例性实施方式的制造半导体器件的方法 的平面图。图4A、图4C、图4E、图4G、图41、图4K、图4M、图40、图4Q和图4S是表示图3A 至图3J的半导体器件沿线A-A’截取的截面图。图4B、图4D、图4F、图4H、图4J、图4L、图 4N、图4P、图4R和图4T是表示图3A至图3J的半导体器件沿线B-B，截取的截面图。在图 3A至图3J中，为便于描述，未图示出硬掩模图案22。参照图3A、图4A和图4B，可以在衬底21之上形成硬掩模图案22。硬掩模图案22 可以包括氮化物层。可以通过进行器件隔离工艺来形成器件隔离层M。器件隔离工艺可以包括浅沟槽 隔离(STI)工艺。首先，可以使用硬掩模图案22作为刻蚀阻挡层将衬底21刻蚀至一定深 度。其结果，可以形成沟槽23。随后，可以形成绝缘层以将沟槽23间隙填充，然后可以进行 平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺。可以进行CMP工艺，直至暴 露出硬掩模图案22的表面为止。绝缘层可以包括氧化物层，例如旋涂电介质(SOD)层。其 结果，可以在衬底21上限定出有源区25。有源区25可以为岛型有源区，并且可以与随后 形成的掩埋位线观呈一定的角度。在平面图中，可以将有源区25形成为以α角取向。例 如，如图本文档来自技高网...

【技术保护点】
１．一种半导体衬底的制造方法，包括以下步骤：通过在衬底之上形成器件隔离层来限定有源区；形成第一沟槽，所述第一沟槽将所述有源区划分为第一有源区和第二有源区；形成掩埋位线，所述掩埋位线填充所述第一沟槽的一部分；形成间隙填充层，所述间隙填充层将所述掩埋位线之上的所述第一沟槽的上部部分间隙填充；通过沿着与所述掩埋位线相交叉的方向刻蚀所述间隙填充层和所述器件隔离层来形成第二沟槽；以及形成填充第二沟槽的第一掩埋字线和第二掩埋字线，其中，所述第一掩埋字线和所述第二掩埋字线分别围绕所述第一有源区的侧壁和所述第二有源区的侧壁而被成形。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴靖雨，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]