具有部分垂直信道的存储单元的主动区自对准制程制造技术

一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤：　　　　提供一半导体基底，该半导体基底包含有二深沟槽；　　　　于每一深沟槽内形成一深沟槽电容，该深沟槽电容低于该半导体基底表面；　　　　于每一深沟槽电容表面上形成一隔绝层；　　　　于每一深沟槽内填满一罩幕层；　　　　于该深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该罩幕层的部分表面；　　　　以该光阻层及该罩幕层为蚀刻罩幕，蚀刻该半导体基底至低于该隔绝层的高度；及　　　　去除该光阻层及该罩幕层，其中该深沟槽电容间的突出柱状的该半导体基底即为一主动区。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关一种半导体组件的存储单元，特别是有关于一种具有垂直晶体管(vertical transistor)以及深沟槽电容(deep trenchcapacitor)的主动区自对准制程的存储单元。
技术介绍
在集成电路芯片上制作高密度植入的半导体组件时，必须考虑如何缩小每一个存储单元的大小与电力消耗，以使其操作速度加快。在传统的平面晶体管设计中，为了获得一个最小尺寸的存储单元，必须尽量将晶体管的闸极长度缩短，以减少存储单元的横向面积。但是，这会使闸极无法忍受较大的漏电流而必须相对应地降低位元线上的电压，进而使得电容所储存的电荷减少，所以在缩短闸极的横向长度同时，还要考量如何制作一个具有较大电容量的电容，例如增加电容的面积、减少电容板之间的有效介质厚度等等。由于在实际制作上无法同时满足减少存储单元面积且增加电容面积的条件，也无法进一步缩小有效介质的厚度，因此目前发展出一种垂直晶体管(vertical transistor)结构，可以将闸极长度维持在一个可得到低漏电流的的适当值，不但不会减小位元线电压，也不会增加存储单元的横向面积。此外，还发展出一种深沟槽电容(deep trench capacitor)，是直接设置于垂直晶体管下方，不会占用存储单元的额外面积。在美国专利第6,034,389中揭示一种具有深沟槽电容的自行对准式扩散源极垂直晶体管。如图1a至图1e所示，是显示习知的具有部分垂直通道的晶体管的切面示意图。习知制作方法是于一p型硅基底101上形成复数个深沟槽104以及相对应凸出的柱形区102，使深沟槽104隔离每一个柱形区102。如图1a所示，柱形区102表面上设有一薄垫氧化物层103a以及一氮氧化物层103b，是用来定义柱形区102区域。首先于深沟槽104下方区域的侧壁上形成一重度掺杂氧化物105(如砷玻璃ASG)作为源极扩散材料，然后于高温下进行短时间的退火制程，使砷扩散至柱形区102侧壁而形成一n型重掺杂(n+)扩散区106，用来作为一n+源极区106以及后续制作的深沟槽电容的储存电极。随后如图1b所示，将重度掺杂氧化物105去除。然后，如图1c所示，在深沟槽104内侧壁上生长一ONO薄膜107，作为深沟槽电容的介质。接着于深沟槽104内沉积一n+多晶硅层108，作为沟槽电容的电容板108，并将ONO薄膜107以及n+多晶硅层108蚀刻至一预定深度。跟着，如图1d所示，于深沟槽104内的n+多晶硅层108上覆盖一障蔽氧化层109，以便将后续制作的闸极隔离。随后，于深沟槽104内的侧壁上生长一闸极氧化物110，再于深沟槽104内填满一n+多晶硅层111，作为一控制闸极111。然后，如图1e所示，蚀刻闸极111以便隔离各字线，再将薄垫氧化物层103a以及氮氧化物层103b去除之后，于每一个柱形区102顶端植入一n+汲极区112。最后形成一与字线垂直的位元线金属层113，便制作完成存储单元数组。由上述可知，在每一个存储单元中，控制闸极111、n+源极区106以及n+汲极区112构成一垂直晶体管，而位于垂直晶体管下方的n+扩散区106、ONO薄膜107以及n+多晶硅层108则构成深沟槽电容。在一个开放位元线(open bitline)的架构中，所有的存储单元共享深沟槽电容的n+多晶硅电容板108，电荷是储存在每一个柱形区102内的n+扩散区106。虽然柱形区102顶部可以用来作为n+源极区106以及n+汲极区112之间的通道，但是为了避免柱形区102内侧壁上两相邻的源极区106产生空乏区(depletion region)过分接近而重迭的情形，柱形区102的横向宽度会受到一定的限制而无法再缩短。当柱形区102所构成的主动区与深沟槽104未对准时，电容掺质容易扩散而影响主动区的掺质区，而造成主动区的掺质浓度升高，如此一来，将会影响存储胞的电性，并使相邻的存储单元有不同的内在的漏电流，造成存储的数据错误。
技术实现思路
本专利技术的目的在于提供一种具有部分垂直通道的晶体管的主动区的制程，适用于动态随机存取存储单元，可借由在深沟槽内填入抗反射层来制作自对准制程的主动区。根据上述目的，本专利技术提供一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤提供一半导体基底，半导体基底包含有二深沟槽；于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面；于每一深沟槽电容表面上形成一隔绝层；于每一深沟槽内填满一罩幕层；于深沟槽间的半导体基底上形成一光阻层，其中光阻层覆盖罩幕层的部分表面；以光阻层及罩幕层为蚀刻罩幕，蚀刻半导体基底至低于隔绝层的高度；及去除光阻层及罩幕层，其中深沟槽电容间的突出柱状的半导体基底即为一主动区。根据上述目的，本专利技术再提供一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤提供一半导体基底，半导体基底上形成有一垫层；于半导体基底形成二深沟槽，二深沟槽相隔一既定距离；于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；于半导体基底及深沟槽上顺应性形成一隔绝层；去除深沟槽侧壁上的隔绝层，留下该等深沟槽电容表面的该隔绝层；于该半导体基底上形成一罩幕层，且该罩幕层填满该等深沟槽；平坦化该罩幕层至露出该半导体基底表面为止，以留下该等深沟槽内的该罩幕层；于该等深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该等罩幕层的部分表面；以该光阻层及该等罩幕层为蚀刻罩幕，蚀刻该半导体基底至低于该隔绝层一既定深度；及去除该光阻层及该等罩幕层，其中该等深沟槽间的突出柱状的该半导体基底即为一主动区。附图说明图1a至图1d是显示习知的具有部分垂直通道的晶体管的切面示意图；图2a至图2h是显示本专利技术的具有部分垂直信道的存储单元的主动区自对准制程的切面示意图。符号说明101-p型硅基底102-柱形区103a-薄垫氧化物层103b-氮氧化物层104-深沟槽105-重度掺杂氧化物106-n+扩散区107-顶氧化层-氮化层-底氧化层108-电容板 109-障蔽氧化层110-闸极氧化物111-控制闸极112-n+汲极区113-位元线金属层201、201b-半导体基底201a-深沟槽202-垫层203-深沟槽电容204-环状绝缘层205-隔绝层206-罩幕层207-光阻层具体实施方式为使本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下如图2a至图2h所示，是显示本专利技术的具有部分垂直信道的存储单元的主动区自对准制程的切面示意图。如图2a所示，首先，提供一半导体基底201，半导体基底201上形成有一垫层202，且半导体基底201包含有二深沟槽201a，此二深沟槽201a彼此间相距一既定距离，此既定距离间的半导体基底即为后续定义的主动区，因此，此既定距离可根据需要来决定，例如是1200至1400。其中，垫层202例如是垫氧化(pad oxide)层或垫氮化(pad nitride)层。于该深沟槽201a中填入一导电层以作为一深沟槽电容203，深沟槽电容203的高度低于半导体基底201的表面，深沟槽电容203的高度可以根据需要来决定，深沟槽电容203与半导体基底201表面间的距离可决定后续形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤提供一半导体基底，该半导体基底包含有二深沟槽；于每一深沟槽内形成一深沟槽电容，该深沟槽电容低于该半导体基底表面；于每一深沟槽电容表面上形成一隔绝层；于每一深沟槽内填满一罩幕层；于该深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该罩幕层的部分表面；以该光阻层及该罩幕层为蚀刻罩幕，蚀刻该半导体基底至低于该隔绝层的高度；及去除该光阻层及该罩幕层，其中该深沟槽电容间的突出柱状的该半导体基底即为一主动区。2.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该深沟槽的顶部侧壁上形成有一环状绝缘层。3.根据权利要求2所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为领型介电层。4.根据权利要求2所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为氧化层。5.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该隔绝层为氧化层。6.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该罩幕层为抗反射层。7.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的反应气体为含溴化氢气体与含氧气体的混合气体。8.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的方法为非等向性蚀刻。9.根据权利要求8所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该非等向性蚀刻的方法为电浆蚀刻或反应性离子蚀刻。10.一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤提供一半导体基底，该半导体基底上形成有一垫层；于该半导体基底形成二深沟槽，该二深沟槽相隔一既定距离；于每一深沟槽内形成一深沟槽电容，该深沟槽电容低于该半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；于该半导体基底及该深沟槽上顺应性形成一隔绝层；去除该深沟槽侧壁上的该隔绝层，留下该深沟槽电容表面的该隔绝...

【专利技术属性】
技术研发人员：张明成，陈逸男，黄则尧，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：