具有垂直层叠跨接的存储单元设计制造技术

一种具有垂直层叠跨接（５２０，５２１）的存储单元（５０）。在现有的存储单元中，存储单元内的跨接连接在相同的器件层中实现。由于在布线设计中需要跨接并排地设置。所以浪费了有用的设计空间。本发明专利技术在不同的器件层上用不同的材料实现跨接。因此跨接可以垂直地层叠于彼此的顶部，减少了存储单元的面积。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储单元设计。具体地，本专利技术涉及具有垂直层叠跨接的存储单元设计。静态随机存取存储器(SRAM)频繁地用于集成电路器件中。例如，SRAM单元的阵列用做高速微处理器的高速缓冲存储器。SRAM的一个这种应用是在California Santa Clara的Intel Corporation出售的PentiumPro处理器的2级(L2)高速缓冲存储器中。SRAM单元阵列一般包括多个相同的SRAM单元，每个单元用于存储器的每一位。例如，用于PentiumPro处理器的256K L2高速缓冲存储器需要上百万的SRAM单元来实现。随着阵列尺寸的增加，有用的管芯空间浪费了，并且制造成本增加。因此需要尽可能地减少单个SRAM单元的尺寸，以使SRAM阵列的尺寸不变得太大，不浪费管芯空间和不变得太昂贵。SRAM设计的一个例子图示在附图说明图1中。6个晶体管的SRAM单元10包括两个互补金属氧化物半导体(CMOS)反相器。第一个反相器包括晶体管110和111。第二个反相器包括晶体管112和113。两个旁路晶体管114和115用于选择SRAM进行读出和写入操作。要写入单元10，将适当的写数据(DATA)放置在位线(BIT)上，它的补码(DATA#)放置在BIT#线上。然后根据晶体管114和115的栅极确定字线(WL)，DATA写入到单元10。要读出单元，BIT和BIT#预先充电。此后确定WL，分别通过晶体管112或111将BIT或BIT#放电。作为选择，静态上拉(Pull up)(未显示)可以填加到BIT和BIT#线以消除预先充电的需要。除了PMOS晶体管110和113由其它的公知上拉装置例如耗尽晶体管和增强晶体管或电阻器代替外，另一现有技术的SRAM单元设计与单元10类似。另一现有技术的SRAM单元包括一个而不是两个晶体管来控制BIT和WL信号。此外，类似的现有技术的SRAM单元包括两个端口或字线来控制输入和输出单元的数据传输。这些现有技术的SRAM单元设计的类似之处在于全都需要使用跨接连接，例如存储单元10内的跨接连接120和121。跨接连接120将包括晶体管110和111的第一反相器的输入连接到包括晶体管112和113的第二反相器的输出。此外，跨接连接121将包括晶体管112和113的第二反相器的输入连接到包括晶体管110和111的第一反相器的输出。典型的现有SRAM器件-层布线使用相同的掩模层在相同的材料中实现两个跨接。由此SRAM单元的布线看起来象图2的单元20。跨接220和221都在布线的第一金属层中实现。该单元布线20的缺点是跨接220和221必须相互并排地设置，增加了SRAM单元的尺寸。图3示出了另一现有的SRAM器件层布线，其中两个跨接320和321在栅层中实现，通常由多晶硅制成。同样由于跨接320和321都在相同的器件层中实现，因此它们必须并排放置。图4示出了使用栅层以及局部互连层的第三个现有的SRAM单元40的器件-层布线。跨接420和421最初在栅层中实现，栅层到晶体管的源或漏的连接通过局部互连层420a-b和421a-b实现。局部互连层与一般的第一或第二级金属层的不同之处在于局部互连直接淀积在暴露的多晶硅和晶体管器件的扩散区的顶部。即使使用局部互连层，跨接420和421也必须并排地设置，增加了SRAM单元需要的面积量。从以上现有的SRAM单元布线的讨论可以知道，需要提供一种SRAM单元布线，其中单元的尺寸可以最小化。此外，要减少制造成本，需要提供一种使用现有的工艺材料、参数和设计规则设计的最小尺寸的SRAM单元。由此需要的SRAM单元设计不需要改变半导体工艺来实现。本专利技术描述一种具有垂直层叠跨接的半导体存储单元。该存储单元包括具有第一输入和第一输出的第一晶体管反相器，具有第二输入和第二输出的第二反相器。第一和第二晶体管用第一和第二跨接连接耦合。第一跨接连接将第一输入连接到第二输出。第二跨接连接将第二输入连接到第一输出。两个跨接连接包括半导体制造工艺中的不同导电层。因此两个跨接连接垂直地层叠在彼此的上部，以减少存储单元布线的面积。本专利技术借助例子的方式图示出，但并不局限于附图，其中图1示出了现有技术的六个晶体管SRAM单元。图2示出了现有技术带金属跨接的SRAM单元的布线。图3示出了现有技术带栅级互连跨接的SRAM单元的布线。图4示出了现有技术带栅级互连和局部互连跨接的SRAM单元的布线。图5示出了本专利技术的一个实施例的布线设计。图6示出了图5的布线设计的截面。图7示出了本专利技术的第二个实施例的布线设计。图8示出了图7的布线设计的截面。下面介绍具有垂直层叠跨接的存储单元设计。在下面的说明中，陈列出大量的具体细节，例如具体的材料、工艺参数和布线技术，以便于完全理解本专利技术。然而，显然对于本领域的技术人员来说不需要使用这些具体细节也可以实施本专利技术。另一方面，没有详细介绍公知的工艺方法或材料以避免混淆本专利技术。本专利技术的存储单元的一个实施例包括6个晶体管的SRAM单元设计，跨接垂直地层叠在单元布线内。换句话说，一个跨接连接的大部分设置在SRAM单元布线内的其它跨接连接的顶部。此外，作为设计选择，存储单元可以包括多于或少于6个晶体管，除了反相器之外可以包括其它公知的逻辑门。而且，存储单元可以包括动态随机存储(DRAM)单元。不过必要的是存储单元要使用跨接，并且跨接在某种程度上相互垂直地重叠。图5示出了本专利技术的第一实施例。存储单元50包括PMOS晶体管510和513，和NMOS晶体管511和512。跨接520在金属互连层中实现，跨接521在栅层中实现。这种排列在沿存储单元50的线530截取的图6的剖面图中较好地示出。图6示出了存储单元50的不同层。如图6所示，部分跨接620设置在跨接621上，即它们“垂直地层叠”。这种垂直的层叠可以实现是由于跨接620在第二金属互连层中实现，并且跨接621在栅层中实现。下面将进一步地介绍根据本专利技术制备存储单元50的方法。注意，晶体管器件510-513未在图6中示出。金属氧化物半导体(MOS)晶体管的设计和制备方法在本领域中公知，因此不再详细介绍。图6的第一层600包括半导体衬底。对于本专利技术的一个实施例，衬底包括硅(Si)。此外，衬底可以包括如砷化镓(GaAs)等的其它公知的适宜半导体材料。在器件510-513和半导体衬底600的上部为场介质层601。在一个实施例中，介质层601包括二氧化硅(SiO2)，并通过几种公知的化学汽相淀积(CVD)工艺中的一种形成在衬底600上。此外，介质层601可以由热生长形成。在介质层601的上部为包括栅层的跨接621。同样在栅层中示出的是连接晶体管512和513的栅的互连622。在一个实施例中，跨接621包括可以是掺杂或未掺杂的多晶硅。此外，跨接621包括另一适宜材料用做晶体管的栅接触。在另一实施例中，跨接621还包括一层硅化钛(TiSi2)、或显示出低薄层电阻的另一金属或金属硅化物。根据多晶硅淀积技术，例如几种公知CVD技术中的一种首先淀积栅材料(即多晶硅)形成跨接621。此后，光刻胶或另一适宜掩模材料层旋涂在多晶硅上。曝光并显影光刻胶，限定出如跨接621等的形貌。腐蚀多晶硅生成需要的形貌，并除去光刻胶。介质层670形成本文档来自技高网...

【技术保护点】
一种半导体存储单元，包括：具有第一输入和第一输出的第一反相器；具有第二输入和第二输出的第二反相器；包括第一导电层的第一跨接连接，所述第一跨接连接将所述第一输入连接到所述第二输出；以及包括第二导电层的第二跨接连接，所述第二跨接 连接将所述第二输入连接到所述第一输出，其中所述第二跨接连接垂直地层叠在部分所述第一跨接连接的顶部。

【技术特征摘要】
US 1996-3-28 08/623,4631．一种半导体存储单元，包括具有第一输入和第一输出的第一反相器；具有第二输入和第二输出的第二反相器；包括第一导电层的第一跨接连接，所述第一跨接连接将所述第一输入连接到所述第二输出；以及包括第二导电层的第二跨接连接，所述第二跨接连接将所述第二输入连接到所述第一输出，其中所述第二跨接连接垂直地层叠在部分所述第一跨接连接的顶部。2．根据权利要求1的半导体存储单元，其中所述第一反相器包括n型的金属氧化物半导体(NMOS)晶体管和p型的金属氧化物半导体(PMOS)晶体管。3．根据权利要求1的半导体存储单元，其中所述第二反相器包括n型的金属氧化物半导体(NMOS)晶体管和p型的金属氧化物半导体(PMOS)晶体管。4．根据权利要求1的半导体存储单元，其中所述第一跨接连接包括含有局部互连层的第一互连和含有多晶硅层的第二互连。5．根据权利要求1的半导体存储单元，其中所述第二导电层淀积在介质层上，所述第二导电层包括金属层。6．根据权利要求1的半导体存储单元，其中所述第一导电层包括栅层。7．根据权利要求1的半导体存储单元，其中所述第一导电层包括第一金属层，所述第二导电层包括第二金属层，其中所述第一和第二金属层具有设置在其间的介质层。8．根据权利要求1的半导体存储单元，其中所述第一跨接连接的材料包括选自多晶硅、钛、硅化钛、氮化钛和钨组成的组的材料；所述第二跨接连接的材料包括选自铝、铜、钛和氮化钛的组的材料。9．一种半导体存储单元，包括具有第一输入和第一输出的第一逻辑门；具有第二输入和第二输出的第二逻辑门；第一跨接连接将所述第一输入连接到所述第二输出，其中所述第一跨接连接包括所述半导体存储单元的第一导电层；以及第二跨接连接将所述第二输入连接到所述第一输出，其中所述第二跨接连接包括所述半导体存储单元的第二导电层，并且其中所述第二跨接连接的大部分垂直地覆盖所述第一跨接连接。10．根据权利要求9的半导体...

【专利技术属性】
技术研发人员：MT波尔，JK格雷森，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]