多位元垂直存储单元及其制造方法技术

一种多位元垂直存储单元的制造方法，包括下列步骤：　　　　提供一半导体基底，该半导体基底具有至少一沟槽；　　　　于邻近该半导体基底表面及该沟槽底部的该半导体基底中各形成一掺杂区以作为位元线；　　　　于每一该掺杂区上方各形成一位元线绝缘层；　　　　于该沟槽的侧壁及该位元线绝缘层表面顺应性形成一富含硅绝缘层以局部储存电荷；及　　　　于该富含硅绝缘层上方形成一导电层并填入该沟槽。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种垂直式存储单元，特别是有关于一种可储存至少二位以上的多位元垂直存储单元以及其制造方法。
技术介绍
在半导体存储器组件中，当电源关闭后仍保存数据者，称之为“非挥发性存储器(nonvolatile memory，NVM)”，例如电子式可抹除程序化只读存储器(EEPROM)等。其中，习知的闪存在进行程序化步骤时，热载子(hotelectrons)会注入浮动闸极并均匀分布于整个浮动闸极中。然而，在重复写入、读出及抹除步骤后，位于浮动闸极下方的通道氧化层(tunneloxide layer)会因为热载子多次的穿透次数而损坏，使浮动闸极所储存的载子容易遗漏(leak out)，而导致存储装置的可靠度下降。为了防止EEPROM的漏电流及其它的问题，一种氮化物只读存储器(nitride ROM，NROM)的结构被提出。当NROM的控制闸极及源汲极区分别被施以偏压以进行程序化时，热载子会在接近汲极区侧的通道产生，并注入电荷陷阱层(charge trapping layer)也就是氮化层中，这些注入的载子将会局部性地储存于此电荷陷阱层中，而不会均匀地分布。因为这些局部性储存的区域相当小，所以信道氧化层会损坏的区域也受到限制，并使存储装置的漏电流降低。请参考图1，图1是显示习知的形成氮化物只读存储单元的切面示意图。此存储单元包含一硅半导体基底100，其具有可作为源汲极区的两分离的位元线102，两位元线绝缘层104是各设置于两位元线102的上方，且一ONO层112是设置于两位元线102之间的半导体基底100上方。此ONO层112是由一底层氧化硅层106、一氮化硅层108、及一上层氧化硅层110依序堆栈而成。一闸极导电层(字符线)114是设置于位元线绝缘层104及ONO层112上方。在ONO层112中的氮化硅层112具有两电荷储存区107、109，用以在存储单元程序化期间来储存电荷，其邻近于位元线102。当程序化左边的位元即电荷储存区107时，左边的位元线102是作为汲极并接收一高程序化电压，同时，右边的位元线102是作为源极并接地。同理，当程序化右边的位元即电荷储存区109时，右边的位元线102是作为汲极并接收一高程序化电压，同时，左边的位元线102是作为源极并接地。再者，当读取左边的位元(电荷储存区107)时，左边的位元线102作为源极且右边的位元线102是作为汲极。同理，当读取右边的位元(电荷储存区109)时，右边的位元线102作为源极且左边的位元线102是作为汲极。另外，进行抹除时，其源汲极的相对位置与进行程序化时相同。为了增加存储单元密度以提升集成电路的积集度，主要是借由缩小位元线的面积或ONO层的宽度以降低两字符线的间距的方法。然而，在缩小位元线的面积时，位元线的电阻值会被提高而造成存储装置的操作速度降低；另一方面，若缩小ONO层的宽度，则容易在程序化、抹除或读取期间发生存储单元中两电荷储存区相互干扰(cell disturbanee)的情形。特别是当ONO层的宽度小于10奈米(nm)时。因此，存储单元密度会因上述原因而受限，而无法增加集成电路的积集度。
技术实现思路
本专利技术的目的在于提供一种形成垂直式的存储单元的方法，并且此垂直式存储单元可储存至少二位的数据。根据上述目的，本专利技术提供一种多位元垂直存储单元的制造方法，包括下列步骤提供一半导体基底，半导体基底具有至少一沟槽；于邻近半导体基底表面及沟槽底部的半导体基底中各形成一掺杂区以作为位元线；于每一掺杂区上方各形成一位元线绝缘层；于沟槽的侧壁及位元线绝缘层表面顺应性形成一富含硅绝缘层以局部储存电荷；及于绝缘层上方形成一导电层并填入沟槽。本专利技术的另一目的在于提供一种可储存多位元数据的垂直式存储单元。根据上述目的，本专利技术提供一种多位元垂直存储单元，包括一半导体基底，半导体基底具有至少一沟槽；复数位元线，分别形成于邻近半导体基底表面的半导体基底及沟槽底部中；复数位元线绝缘层，设置于每一位元线上方；一富含硅氧化层，用以局部储存电荷，顺应性地设置于沟槽侧壁及位元线绝缘层表面；及一字符线，设置于富含硅氧化层上方并填入沟槽。附图说明图1是显示习知的形成氮化物只读存储单元的切面示意图；图2a至图2g是显示本专利技术的形成多位元垂直存储单元的切面示意图；图3是一存储数组的俯视图；图4a及图4b分别绘示出根据对本专利技术实施例的多位元垂直存储单元进行程序化步骤的示意图。符号说明100～半导体基底 102～位元线104～位元线绝缘层106、110～氧化硅层107、109～电荷储存区108～氮化硅层112～ONO层114～字符线B1～第一位元B2～第二位元200～半导体基底202～垫氧化硅层204、211～氮化硅层205～罩幕层206～光阻层207～开口208～沟槽210～氧化硅层212～间隙壁214～位元线216～位元线绝缘层218～闸极介电层220～富含硅氧化层222～闸极介电层223～堆栈层224～导电层226～氧化层 228～硼磷硅玻璃层230～硅酸四乙酯氧化层232～字符线接触234、236～位元线接触具体实施方式为使本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下请参考图2a至图2g，图2a至图2g是显示本专利技术的形成多位元垂直存储单元的切面示意图。同时请参考图3，图3是一存储数组的俯视图，图2a至图2g是显示图3的AA’切面与BB’切面图。首先，请参考图2a，提供一半导体基底200，例如一硅晶圆。在半导体基底200表面上形成一罩幕层205，其可为单层结构或数层的堆栈结构。如图中所示，罩幕层205较佳是由一层垫氧化硅层202与一层较厚的氮化硅层204所组成。其中，垫氧化硅层202可由热氧化法或是以习知的常压(atmospheric)或低压化学气相沉积法(low pressure chemicalvapor deposition，LPCVD)沉积而成。在垫氧化硅层202的上的氮化硅层204可利用低压化学气相沉积法，以二氯硅烷(SiCl2H2)与氨气(NH3)为反应原料沉积而成。接着，在罩幕层205表面上形成一层光阻层206。之后，借由习知微影制程于光阻层206中形成复数开口207。接下来，请参考图2b，借由具有开口207的光阻层206作为蚀刻罩幕，对罩幕层205进行非等向性蚀刻制程，例如反应离子蚀刻(reactiveion etching，RIE)或电浆蚀刻(plasma etching)，以将光阻层206的开口207图案转移至罩幕层205中。接着，以适当蚀刻溶液或灰化处理来去除光阻层206之后，借由罩幕层205作为蚀刻罩幕，进行非等向性蚀刻制程，例如反应离子蚀刻或电浆蚀刻，以将罩幕层205的开口下方的半导体基底200蚀刻至一预定深度而形成深度约为1400～1600的复数沟槽208。接下来，请参考图2c，将罩幕层205剥除。其中，剥除氮化硅层204的方法为湿式蚀刻法，例如是以热磷酸(H3PO4)为蚀刻液来浸泡而将其去除，剥除垫氧化硅层202的方法为湿式蚀刻法，其例如是以氢氟酸(HF)为蚀刻液来浸泡。之后，借由CVD法在半导体基底200上方及沟槽208表面顺应性形成一氧化硅层210，其厚度约100左右本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多位元垂直存储单元的制造方法，包括下列步骤提供一半导体基底，该半导体基底具有至少一沟槽；于邻近该半导体基底表面及该沟槽底部的该半导体基底中各形成一掺杂区以作为位元线；于每一该掺杂区上方各形成一位元线绝缘层；于该沟槽的侧壁及该位元线绝缘层表面顺应性形成一富含硅绝缘层以局部储存电荷；及于该富含硅绝缘层上方形成一导电层并填入该沟槽。2.根据权利要求1所述的多位元垂直存储单元的制造方法，其中形成该掺杂区更包括下列步骤在该沟槽侧壁形成一间隙壁；利用该间隙壁作为一罩幕而对该半导体基底实施一离子植入程序；及去除该间隙壁。3.根据权利要求2所述的多位元垂直存储单元的制造方法，其中该间隙壁是由氮化硅所构成。4.根据权利要求2所述的多位元垂直存储单元的制造方法，其中借由磷离子执行该离子植入程序。5.根据权利要求1所述的多位元垂直存储单元的制造方法，其中借由热氧化法形成该位元线绝缘层。6.根据权利要求1所述的多位元垂直存储单元的制造方法，其中该位元线绝缘层的厚度为300至2000。7.根据权利要求1所述的多位元垂直存储单元的制造方法，其中该富含硅绝缘层为富含硅氧化层。8.根据权利要求1所述的多位元垂直存储单元的制造方法，其中该氧化层的厚度为50至110。9.根据权利要求1所述的多位元垂直存储单元的制造方法，其中该氧化层与该沟槽间更包括一闸极介电层。10.根据权利要求9所述的多位元垂...

【专利技术属性】
技术研发人员：萧清南，赖朝松，黄永孟，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：