半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，该半导体装置包括：一基材，包含一第一导电层；一柱体，具有一非平坦表面，电性连接至此第一导电层；以及一焊料，位于此柱体上并电性接触此第一导电层。柱体形成非平坦的顶部表面，在一些实施例中，此顶部表面可为凹面、凸面或呈波浪状，此外，可视需要形成盖层于柱体上以增强金属间化合物层的性质。本发明专利技术中，导电柱体具有非平坦的表面，可减少裂缝产生及／或减少裂缝以线性或近线性扩展的机会。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，且特别涉及一种具有非平坦表面的柱体结构 (pillar structures)的半导体装置。
技术介绍
近年来电子装置及半导体封装的技术变迁冲击了整个半导体产业。表面粘着技术(surface mount technology ；SMT)及球栅阵列(ball grid array ；BGA)封装技术的导入，成为各种集成电路(IC)装置高产能组装的关键步骤，并同时缩小了印刷电路板上各接垫间的间距。传统上，封装集成电路的结构中是通过位于芯片上金属接垫与延伸至模制树脂封装体外侧的电极之间的细金线作为基本的内连接。双列直插式封装(Dual Inline Package ；DIP)或四方扁平式封装(Quad Flat Package)为现今集成电路封装的基本架构。 然而，随着封装体周围引脚总数于设计及排列上的增加，造成引脚导线的间距过短，而限制了封装芯片的装配。芯片级封装(CSP)及球栅阵列(BGA)封装为上述问题的解决方案其中之一，其能使电极排列更为紧密而不大幅增加封装体体积。某些芯片级封装技术可提供额外的优点， 例如使晶片在芯片级尺寸下作封装。使用芯片级封装(CSP)的封装体尺寸常在芯片尺寸的 1.2倍内，其大幅减少了由芯片级封装(CSP)材料所制造的装置体积。某些芯片级封装(CSP)或球栅阵列(BGA)封装是以焊料凸块作为芯片上的接点与基材(例如封装基板、印刷电路板，其他芯片/晶片或其类似物)上的接点的电性连接。其他芯片级封装(CSP)或球栅阵列(BGA)封装则是将焊球或焊料凸块置于凸块电极或柱体 (pillar)上，通过焊点(solderedjoint)接合以维持结构完整性。由于组成的内连线的不同膜层通常具有不同的热膨胀系数。如此，因柱体(post)与凸块电极间的接点处会产生相对较大的应力，经常会在凸块电极/柱体与焊球/焊料凸块之间的接合区域中产生裂缝。
技术实现思路
为克服现有技术中的上述缺陷，本专利技术提供一种半导体装置，包括一基材，包含一第一导电层；一柱体，具有一非平坦表面，电性连接至此第一导电层；以及一焊料，位于此柱体上并电性接触此第一导电层。本专利技术还提供一种半导体装置的制造方法，包含提供一基材，其具有一接点；形成一钝化层于此基材上，且暴露至少一部分的接点；以及形成一导电柱体电性接触此接点， 此导电柱体具有一非平坦上表面。本专利技术中，导电柱体具有非平坦的表面，可减少裂缝产生及/或减少裂缝以线性或近线性扩展的机会。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，进行详细说明。附图说明图1 图7显示为依照本专利技术一实施例制造具有非平坦柱体的半导体装置的各种中间阶段。 图8a及图8b显示依照本专利技术其他实施例的具有其他形状的柱体。其中，附图标记说明如下102 基材104 电路108 层间介电层110 接点112 金属间介电层114 接垫点116 保护层118 导电层120 钝化层210 阻挡层310 图案化掩模层410 导电柱体510 导电盖层610 焊料612 金属间化合物层具体实施例方式本专利技术接下来将会提供许多不同的实施例以说明本专利技术中不同的特征。然而，值得注意的是，各特定实施例中的构成及配置将会在以下作详细说明以阐述本专利技术的精神， 但这些实施例并非用于限定本专利技术。在此所公开的实施例是关于半导体装置中导电柱体(conductive pillar)的使用。如以下所述，在此公开的实施例使用一导电柱体以连结一基材至另一基材，其中各基材可为芯片、晶片、印刷电路板、封装基材或其类似物，因而上述连结可为芯片对芯片、芯片对晶片、晶片对晶片、芯片或晶片对印刷电路板或封装基板等。虽然这些实施例可使用任何柱体尺寸，然可发现的是，这些实施例特别适用于较小的柱体尺寸，例如小于约80 μ m。在以下各个附图及实施例中，相同参考标号表示为类似元件。图1-图7显示为依照本专利技术一实施例制造具有非平坦柱体的半导体装置的各种中间阶段。首先参见图1，其显示为依照本专利技术实施例的一部分的基板102，具有电路104 形成于其上。基材102可包含，例如掺杂或未掺杂的块状硅，或绝缘层上覆半导体(SOI) 基材的有缘层。通常，绝缘层上覆半导体(SOI)基材包含一半导体材料层(例如硅)形成于绝缘层上，其中绝缘层可包含，例如，深埋氧化层(buried-oxide layer ；BOX)或氧化硅层。此绝缘层通常形成在基材上，一般为硅基材或玻璃基材，或也可使用其他基材，例如多层(multi-layered)基材或梯度(gradient)基材。形成于半导体基材102上的电路104可为适用于特定应用的任何类型的电路。在一实施例中，此电路104包含形成于基材上的电子元件，且此电子元件上覆盖一或多层介电层。可于介电层之间形成金属层，借以传递电子元件间的电子信号。电子元件也可形成在一或多层介电层中。例如，电路104可包含各种N型金属氧化物半导体(NMOS)及/或P型金属氧化物半导体(PMOS)元件，例如晶体管、电容、电阻、二极管、光电二极管、熔丝及其类似物，上述元件相互连接以进行一或多种功能。此功能可包含存储器结构、处理器结构(processing structures)、传感器、放大器、配电系统(power distribution)、输入/输出电路或其类似物。本专利技术所属
中的普通技术人员应可了解，上述实施例仅为进一步解释所公开的专利技术，并非用以限定本专利技术。也可使用其他合适的电路以作指定的应用。图1也显示层间介电层(inter-layer dielectric ； ILD) 108。层间介电层(ILD) 108可由低介电常数材料形成，例如磷硅玻璃(phosphosilicate glass ； PSG)、硼磷硅玻璃(borophosphosilicate glass ；BPSG)、氟硅玻璃(fluorinated silicateglass ；FSG)、碳氧化硅(SiOxCy)、旋涂式玻璃(Spin-On-Glass)、旋涂式高分子 (Spin-On-Polymers)、碳化硅材料、前述的化合物、前述的复合材料或前述的组合。此层间介电层108可由此
中任何公知的合适方法形成，例如旋转涂布(spinning)、 化学气相沉积(chemical vapor deposition ；CVD)及等离子体增强型化学气相沉积 (plasma-enhanced CVD ;PECVD)。值得注意的是，层间介电层108可包含多层介电层。 接点(例如接点110)形成并贯穿于层间介电层108中，以提供电性接触至电路 104。可使用光学光刻技术形成接点110，于层间介电层108上沉积光致抗蚀剂材料并将其图案化，以暴露一部分的层间介电层108成为接点110。可使用蚀刻工艺(例如各向异性干蚀刻工艺)在层间介电层108中形成开口。此开口可使用扩散阻挡层及/或粘着层(未显示)作为内衬，并填满导电材料。在一实施例中，扩散阻挡层包含一或多层由氮化钽、钽、氮化钛、钛、钨化钴或其类似物所组成的膜层，且导电材料包含铜、钨、铝、银、前述的组合或其类似物，因而形成如图1所示的接点110。一或多层金属间介电(inter-metal d本文档来自技高网...

【技术保护点】
１．一种半导体装置，包括：一基材，包含一第一导电层；一柱体，电性连接至该第一导电层，且该柱体具有一非平坦表面；以及一焊料，位于该柱体上并电性接触该第一导电层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郭庭豪，陈承先，萧景文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]